JPH0437171A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0437171A
JPH0437171A JP2143564A JP14356490A JPH0437171A JP H0437171 A JPH0437171 A JP H0437171A JP 2143564 A JP2143564 A JP 2143564A JP 14356490 A JP14356490 A JP 14356490A JP H0437171 A JPH0437171 A JP H0437171A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、強誘電体を用いた、メモ１八　特に電気的に
書き換え可能な不揮発性メモリの製造方法に関するもの
である。
［発明の概要］ 本発明は、強誘電体膜を用いた、メモリの製造方法にお
いて、半導体基板上に形成されたソース、ドレインとな
る高濃度拡散層上に、強誘電体を挟む電極のうちいずれ
か一方を形成し、かつ電極と、高濃度拡散層との間に、
ポリシリコン膜を形成することにより、情報の書換え回
数に優れ、かつ、破壊耐圧や漏洩電流などの特性のよい
強誘電体膜を集積化させたメモリを得るようにしたもの
である。
［従来の技術］ 従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＰＲＯＭ　（紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ　（電気的書換え可能型不
揮発性メモリ）などとして実用化されている。
［発明が解決しようとする課題］ しかしこれらの不揮発性メモリは、情報の書換え電圧が
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥＥＰＲＯＭの場合数十ｍ５ｅｃ）等の欠点
を有する。また、情報の書換え回数が、約１０２回程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭＩＳ型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第２
図のようなＭＯ５型半導体装置に積層した構造の不揮発
性メモリがＩＥＤＭ’　８７ｐｐ、８５０−８５１に提
案されている。第２図において、　（２０１）はＰ型Ｓ
ｉ基板であり、（２０２）は素子分離用のＬＯＧＯ３酸
化膜、（２０３）はソースとなるＮ型拡散層であり、（
２０４）はドレインとなるＮ型拡散層である。
（２０５）ゲート電極であり、　（２０６）は層間絶縁
膜である。　（２０７）が強誘電体膜であり、電極（２
０８）と（２０９）により挟まれ、キャパシタを構成し
ている。　（２１０＞は第２層間絶縁膜であり、　（２
１１）が配線電極となるＡ１である。この様にＭＯ３型
半導体装置の上部に積層した構造では、強誘電体膜の電
極と半導体基板上のソース、ドレインとなる高濃度拡散
層との配線は第３図のようにＡ１などを用いて行なわな
ければならず、素子面積が増大するという課題を有する
。そこで本発明はこの様な課題を解決するもので、その
目的とするところは、強誘電体膜を用いても素子面積の
増加の少なく低コストな、かつ情報の書換え回数に優れ
た半導体装置、特に不揮発性メモリを提供することにあ
る。
［課題を解決するための手段］ 本発明の半導体装置は、強誘電体膜を挟むように形成さ
れた電極が高濃度拡散層上に形成され、前記強誘電体膜
を挟むように形成された電極のうちいずれか一方の電極
（以下これを下部電極とする）と、前記半導体基板上に
形成された高濃度拡散層との間に、ポリシリコン膜を化
学的気相成長法によって形成する工程と、前記ポリシリ
コン膜をエッチバックする工程を含むことを特徴とする
。
［実施例］ 第１図（ａ）〜（Ｃ）は、本発明の半導体装置の一実施
例における主要工程断面図である。以下、第１図にいた
がい、本発明の半導体装置の製造方法を説明する。ここ
では説明の都合上Ｓｉ基板を用い、Ｎチャンネルトラン
ジスタを用いた例につき説明する。
（１０１）はＰ型Ｓｉ基板であり、例えば２０Ω・ｃｍ
の比抵抗のウェハを用いる。　（１０２）は素子分離用
の絶縁膜であり、例えば、従来技術であるＬＯＣＯ８法
により酸化膜を６００ＯＡ形成する。　（１０３）はソ
ースとなるＮ型拡散層であり、例えばリンを８０ｋｅＶ
５ｘｌＯ１５ｃｍ−２イオン注入することによって形成
する。　（１０４）はドレインとなるＮ型拡散層であり
、　（１０３）と同時に形成する。　（１０５）はゲー
ト電極であり、例えばリンでドープされたポリシリコン
を用いる。　（１１１）は第１層間絶縁膜であり、例え
ば化学的気相成長法によりリンガラスを４００ＯＡ形成
した後、従来の露光技術を用いて、接触孔を形成する。
　（１０６）は本発明の主旨によるポリシリコン膜であ
り、化学的気相成長法により１００００人形成する。こ
の時、ポリシリコンの膜厚は少なくとも接触孔の深さの
２倍以上であることが望ましい（第１図（ａ））。さら
に全面エッチバックを行って、前記ポリシリコン膜を、
前記接触孔の深さと同一の膜厚にする（第１図（ｂ））
。
この時、前記ポリシリコン膜を、前記接触孔の深さより
厚く残した場合には、露光技術によって、前記接触孔上
以外に残った、前記ポリシリコン膜をエツチングすれば
良い。
（１０７）は強誘電体膜の電極のうちの一方の電極であ
り、例えば、Ｐｔ、Ｐｄ等を、例えばスパッタ法で形成
する。（１０Ｂ）が強誘電体膜であるＰ　ｂ　Ｔ　ｉ　
Ｏ３、Ｐ　Ｚ　Ｔ　（Ｐ　ｂ　Ｔ　ｉ　Ｏ３とｐｂｚｒ
０３の混晶）、ＰＬＺＴ　（ＰＺＴにＬａをドープした
もの）等であり、例えばスパッタ法等により形成する。
（１０９）は強誘電体膜のもう一方の電極であり、ここ
では、　（１１０）の配線電極と同じＡ１を用いる。　
（１１２）は第２層間絶縁膜であり、例えば化学的気相
成長法によりリンガラスを４００ＯＡ形成する。（第１
図（Ｃ）） 第１図のような製造方法にすることにより、強誘電体膜
は、直接高濃度拡散層の上に形成され、かつ下部電極が
ポリシリコン膜を介し、直接高濃度拡散層と接触してい
るため、配線は上部電極の配線のみでよく、素子面積の
小さい高集積化が可能である。
さて、第１図において、　（１０６）のポリシリコン膜
が無い場合、接触孔における段差によって、強誘電体膜
が部分的に薄くなり、その結果、情報の書換え回数が１
０５回で書き込み／読み出し不能となり、また、破壊耐
圧は１２Ｖであった。これに対して、本発明のごとく、
　（１０６）のポリシリコン膜を（１０７）の電極と高
濃度拡散層との間に化学的気相成長法により形成し、エ
ッチバックした場合には、ポリシリコンの付きまわりが
よいため接触孔の段差が緩和され、強誘電体膜の膜厚が
均一に形成されたことによって、書き込み／読み出しは
１０１０回まで可能であり、破壊耐圧は３０Ｖに改善さ
れた。
以上の説明においては、主に不揮発性メモリについて説
明したが、強誘電体の比誘電率が大きいことを利用した
メモリ（ＤＲＡＭなど）にも本発明が応用できることは
言うまでもない。
［発明の効果］ 本発明は、強誘電体膜を挟むように形成された電極のう
ちいずれか一方の電極と、高濃度拡散層との間に、化学
的気相成長法によるポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチバックする工程によって、
接触孔の段差が緩和され、強誘電体膜の膜厚が均一に形
成されることによって、素子面積の増大の無い、かつ電
気特性も良好な強誘電体膜を集積化できるという効果を
有する。
【図面の簡単な説明】
第１図は、本発明の実施例による、半導体装置の主要工
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 １０１・・・・・・・・・・・・シリコン基板１０２・
・・・・・・・・・・・・素子分離膜１０３・・・・・
・・・・・・・・ソース領域１０４・・・・・・・・・
・・・ドレイン領域１０５・・・・・・・・・・・・・
ゲート電極１０６・・・・・・・・・・・ポリシリコン
膜１０７・・・・・・・・・・・・・・下部電極１０８
・・・・・・・・・・・・・強誘電体膜１０９・・・・
・・・・・・・・・・上部電極１１０　・　・ １１１　・　・ １１２　・ １１３　・　・ ２０１　・ ２０２　　・ ２０３　・　・ ２０４　・　・ ２０５　・　・ ２０６　・　・ ２０７　・　・ ２０８　・　・ ２０９　・　・ ２１０　　・　・ ２１１　・　・ ・・・・配線電極 ・第１層間絶縁膜 ・第２層間絶縁膜 ・・・・・接触孔 ・・シリコン基板 ・・・素子分離膜 ・・・ソース領域 ・・ドレイン領域 ・・・ゲート電極 ・第１層間絶縁膜 ・・・強誘電体膜 ・・・・下部電極 ・・・・上部電極 ・第２層間絶縁膜 ・・・・配線電極 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴木喜三部　他１名 第 図 （ａ） 第 図 （ｂ） 第 図 第 図

Claims (2)

    【特許請求の範囲】
  1. （１）強誘電体膜が、能動素子が形成された同一半導体
    基板上に強誘電体膜を挟むように形成された電極を介し
    て集積された半導体装置の製造方法において、 前記強誘電体膜を挟むように形成された電極のうち、前
    記半導体基板上に形成された高濃度拡散層に接続される
    べき電極（以下これを下部電極とする）と、前記高濃度
    拡散層との間に、ポリシリコン膜を形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
  2. （２）前記ポリシリコン膜を、化学的気相成長法によっ
    て形成する工程と、前記ポリシリコン膜を全面エッチバ
    ックする工程を含むことを特徴とする、請求項（１）記
    載の半導体装置の製造方法。
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EP0415751B1 (en) * 1989-08-30 1995-03-15 Nec Corporation Thin film capacitor and manufacturing method thereof

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