JPH04371858A - サーマルヘッド駆動回路装置および印字装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はセンタータイプ用のサ
ーマルヘッド駆動回路装置および、このようなサーマル
ヘッド駆動回路装置を利用する印字装置に関する。

【０００２】

【従来の技術】センタータイプのサーマルヘッドを有す
る従来の印字装置は、例えば図５のような構成をしてい
る。すなわち、従来の印字装置は、センタータイプのサ
ーマルヘッドを有するサーマルヘッド駆動回路２１と、
サーマルヘッド駆動回路２１とは別に設置されサーマル
ヘッド回路２１の動作を制御する制御回路３１とで構成
される。また、サーマルヘッド駆動回路２１は、Ｎ個の
発熱抵抗体Ｒ１、Ｒ２、…、ＲＮ　がライン状に配列さ
れる発熱抵抗体列２２と、発熱抵抗体列２２の一端から
各発熱抵抗体の端部毎に１つおいて、発熱抵抗体列２２
のライン方向と直交する方向の一方側に導出されるリー
ド電極２３−０、２３−１、…、２３−ｎと、これらの
リード電極２３−０、２３−１、…、２３−ｎと交互に
各発熱抵抗体の端部からライン方向と直交する方向の他
方側に導出されるリード電極２４−１、２４−２、…、
２４−ｎと、それぞれダイオードＤを介してリード電極
２３−０、２３−１、…、２３−ｎに互いに１つおきに
接続される一対の電源ライン２５−１、２５−２と、他
方のリード電極２４−１、２４−２、…、２４−ｎに、
２値信号を出力するドライバ回路２６とで構成されてい
る。

【０００３】ドライバ回路２６は、ｎ個のビットセルＤ
１　、…、Ｄｎ　で構成され、印字すべきデータを記憶
するシフトレジスタ２７と、同じくｎ個の記憶セルＬＡ
１　、…、ＬＡｎ　を有し、このシフトレジスタ２７の
各ビットセルの出力をラッチするラッチ回路２８と、こ
のラッチ回路２８の各記憶セルとイネーブル信号を入力
に受けるＡＮＤ回路２９−１、…、２９−ｎと、このＡ
ＮＤ回路２９−１、…、２９−ｎからのデータに応じて
リード電極２４−１、２４−２、…、２４−ｎを個別に
駆動するＮＯＴ回路（ドライブ素子）３０−１、３０−
２、…、３０−ｎから構成されている。

【０００４】ここで、Ｎ個の発熱抵抗体Ｒ１　、…、Ｒ
Ｎ　は、それぞれＮ個の印字ドットを形成しており、電
源ライン２５−１、２５−２からの電流が各発熱抵抗体
に流れると、該当するドットが印字される。そして、発
熱抵抗体に電流が流れるか否かは、ドライバ回路２６（
ＮＯＴ回路）の出力値で決まり、ドライバ回路２６の出
力がＬレベルの場合は電源ラインからの電流が流れる。 なお、この図はＮ個の発熱抵抗体によって１列に印字ラ
インを形成し、１個のイネーブル信号でドライブする場
合を示しているが、一般には、Ｎ個の発熱抵抗体で１列
の印字ラインを形成し、複数個のイネーブル信号でドラ
イブしている。

【０００５】次に、制御回路３１がどのように動作して
、各発熱抵抗体Ｒ１、…、ＲＮ　に電流を流すかを図７
に従って説明する。尚、図７に示すＤＩ、ＣＰ、ＬＡＴ
ＣＨ、Ｃ１、Ｃ２、ＥＮＡＢＬＥの各波形は、制御回路
３１からサーマルヘッド駆動回路２１に出力される信号
の動作タイミングを示したものである。つまり、ＤＩは
シフトレジスタ２７へ出力されるＨまたはＬレベルのデ
ータであり、ＣＰはシフトレジスタ２７に供給されるク
ロックパルスであり、ＬＡＴＣＨはシフトレジスタ２７
の各ビットデータをラッチ回路２８に出力するラッチ信
号であり、またＥＮＡＢＬＥ信号はラッチ回路２８のデ
ータと合わせてＡＮＤ回路２９−１、…、２９−ｎに加
えるためのイネーブル信号である。

【０００６】以下、Ｎ個の発熱抵抗体の処理について、
制御回路３１とサーマルヘッド駆動回路２１の動作を説
明する。制御回路３１は、最初に、Ｎビットからなる印
字データを、電源ライン２５−１に対するｎ（ｎ＝Ｎ／
２）ビットのデータと電源ライン２５−２に対するｎビ
ットのデータとに分離する。つまり、電源ライン２５−
１からの電流で動作するｎ個の発熱抵抗体（Ｒ４ｉ、Ｒ
４ｉ＋１とＲ１　）に対するデータ（以下Ｃ１　データ
群という）と、電源ラインＣ２　からの電流で動作する
ｎ個の発熱抵抗体（Ｒ４ｉ−１、Ｒ４ｉ−２とＲＮ　）
に対するデータ（以下Ｃ２　データ群）に分離する（尚
、ここでｉは、ｉ＝１〜（ｎ−１）／２である）。そし
て、制御回路３１は、クロックパルスＣＰに同期して、
Ｃ１データ群（ｎビットのデータ）を、Ｔ１　〜Ｔ２　
のタイミングでシフトレジスタ２７に１ビットごとに出
力する。この処理により、シフトレジスタ２７の各ビッ
トセルにはｎビットのＣ１　データ群が記憶されること
になる。その後、Ｔ３　で、制御回路３１は、ＬＡＴＣ
Ｈ（ラッチ）パルスを出力するので、このＴ３　のタイ
ミングでシフトレジスタ２７の各データがラッチ回路２
８の各記憶セルに入力される。次にＴ４　で、制御回路
３１は、イネーブル信号ＥＮＡＢＬＥをＨレベルにする
と共に、電源ライン２５−１に対して電源電圧を供給す
る。すると、ラッチ回路２８の出力信号はＡＮＤゲート
２９−１、…、２９−ｎとＮＯＴ回路３０−１、…、３
０−ｎを介して、リード電極２４−１、…、２４−ｎに
加わるので、リード電極２４−１、…、２４−ｎの電圧
がＬレベルであれば電源ライン２５−１からの電流がリ
ード電極２３−０、２３−２、…、２３ｎ−１　、各ダ
イオードＤを介して流れ、電流の流れる発熱抵抗体の位
置のドットが印字される。

【０００７】以上の処理でＣ１　データ群についての印
字が終わるが、Ｃ１　データ群についての印字がされて
いる間、制御回路３１は、Ｔ３　以降、Ｃ２　データ群
のｎビットのデータを順次シフトレジスタ２７に出力し
ている。 従って、Ｃ１　データ群についての印字が終わった後、
制御回路３１は、Ｔ６　でラッチ信号ＬＡＴＣＨを出力
した後、Ｔ７　〜Ｔ８　の間、電源ライン２５−２とイ
ネーブル信号ＥＮＡＢＬＥをＨレベルにしてＣ２　デー
タ群のデータを印字する。

【０００８】以下の処理で１列の印字ラインの印字が終
わるが、１列の印字ラインの印字を複数のイネーブル信
号で順次時分割で印字する場合は、イネーブル信号毎に
上記と同様の処理をする。例えば１印字ラインが４個の
イネーブル信号で行われる場合は、１イネーブル信号に
対して上記したＣ１　データ群の印字とＣ２　データ群
の印字があり、この処理がＥＮＡＢＬＥ信号の切り換え
により、合計４回続くことになる。

【０００９】

【発明が解決しようとする課題】上記した従来例の装置
の場合、制御回路３１は、１印字ラインの印字をするた
めに電源ライン数（上記の例では２本）とイネーブル信
号の数を掛けた回数だけデータの転送処理をしなければ
ならず、しかも、送出するデータの組合わせがとびとび
のビット順であり、その組み分けを制御回路でやるとな
ると、その処理が煩雑である。そのため、サーマルヘッ
ドを使用して、プリンタ等を製作するメーカ側に負担を
かけることになり、センタータイプの採用が敬遠される
おそれがあり、発熱抵抗体数が同じ場合、エッジタイプ
よりもセンタータイプの方が印字品質が良いという、特
長を生かせ得ないという問題があった。

【００１０】また、高速の印字周期で印字装置を使用す
る場合、各発熱抵抗体に対して熱履歴制御が必要となる
が、上記のようにデータが２分されるので、熱履歴の為
の処理が複雑化する。ここで熱履歴制御とは、各発熱抵
抗体が過去数ラインの印字処理において、実際に発熱し
たか否か等を判定し、その結果に応じて各発熱抵抗体に
対する電源エネルギーの印加時間などを調整する制御を
いうが、従来のセンタータイプのサーマルヘッドでは、
電源ラインが切り替わるごとに、印字ラインから見て飛
び飛びのｎビットのデータが入れ替わるので、サーマル
ヘッド２１の側で熱履歴制御をすることが極めて困難で
ある。

【００１１】この発明は、上記問題点に鑑みなされたも
のであり、厚膜センタータイプのサーマルヘッドにおい
て、制御回路から１印字ライン分のデータを分割して送
出する必要がない、エッジタイプと同様に、１印字ライ
ン分を一挙に転送でき、センタータイプの印字品質の良
さが生かせるサーマルヘッド駆動回路装置及び印字装置
を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明の請求項１記載
のサーマルヘッド駆動回路装置は、複数個の発熱抵抗体
がライン状に配列されてなる発熱抵抗体列と、この発熱
抵抗体列の各発熱抵抗体のライン方向の両端よりライン
方向と直交する方向に１つおきに両側に導出されるリー
ド電極と、前記一方側のリード電極に、それぞれ１つお
きに共通的に接続される一対の電源ラインと、複数のビ
ットセルからなり、印字すべきデータを記憶するデータ
記憶回路と、前記他方のリード電極に対応して設けられ
、前記データ記憶回路の各ビットセル出力と、前記一対
の電源ラインの電源電圧の切替に対応して前記発熱抵抗
体を駆動するドライブ素子とを備えるものにおいて、前
記データ記憶手段のビットセル数を前記発熱抵抗体数と
同数に設定するとともに、前記データ記憶回路の各ビッ
ト出力データを前記一対の電源ラインのいずれの一方に
対応するかによって２分し、２分した各群のデータを前
記一対の電源ラインの電源電圧の切替に対応して切替出
力する選択回路を特徴的に備えている。

【００１３】また、請求項２記載の印字装置は、複数個
の発熱抵抗体がライン状に配列されてなる発熱抵抗体列
、この発熱抵抗体列の各発熱抵抗体のライン方向の両端
よりライン方向と直交する方向に１つおきに両側に導出
されるリード電極、前記一方側のリード電極に、それぞ
れ１つおきに共通的に接続される一対の電源ライン、複
数のビットセルからなり、印字すべきデータを記憶する
データ記憶回路、及び前記他方のリード電極に対応して
設けられ、前記データ記憶回路の各ビットセル出力と、
前記一対の電源ラインの電源電圧の切替に対応して前記
発熱抵抗体を駆動するドライブ素子を備えるサーマルヘ
ッド駆動回路装置と、このサーマルヘッド駆動回路装置
に電源電圧、印字データ及び制御信号を供給する制御回
路とからなるものにおいて、前記データ記憶手段のビッ
トセル数を前記発熱抵抗体数と同数に設定するとともに
、前記データ記憶回路の各ビット出力データを前記一対
の電源ラインのいずれの一方に対応するかによって２分
し、２分した各群のデータを前記一対の電源ラインの電
源電圧の切替に対応して切替出力する選択回路を備える
とともに、前記制御回路より、前記データ記憶回路に、
発熱抵抗体列で印字する印字データを連続的に一挙に入
力するとともに、選択回路に選択指令信号を入力するよ
うにしている。

【００１４】

【作用】請求項１のサーマルヘッド駆動回路装置は、デ
ータ記憶手段の各ビットセルに一行分の印字データが記
憶される。選択回路は、一方の電源ラインに電圧が供給
されるタイミングに合わせ、その電源ラインに対するｎ
ビットのデータをデータ記憶手段の出力から選択して、
他方のリード電極に対して出力する。このｎビットのデ
ータは、印字データに応じＨレベルまたはＬレベルであ
るが、Ｌレベルの電圧を出力しているリード電極に対し
て電源ラインからの電流が流れ、電流の流れる発熱抵抗
体に該当するドット位置が発熱により印字される。ここ
までの処理によって、Ｎ＝２ｎ個のドットの半分の領域
の印字が終了する。

【００１５】次に、選択回路は、もう一方の電源ライン
に電圧が供給されるタイミングに合わせ、その電源ライ
ンに対するｎビットのデータをデータ記憶手段の出力か
ら選択して他方のリード電極に対して出力する。すると
、電圧レベルがＬレベルである発熱抵抗体のリード電極
に対して、電源ラインからの電流が流れ、電流の流れる
発熱抵抗体に該当するドット位置が発熱により印字され
る。

【００１６】請求項２の印字装置の場合も同様である。 すなわち、制御回路は、発熱抵抗体数Ｎ＝２ｎ個に対す
る印字データをサーマルヘッド駆動回路装置内のデータ
記憶手段に転送する。次に、制御回路は電源ラインの一
方に対して電源電圧を供給するが、そのタイミングに合
わせて、選択回路に選択制御信号を出力する。すると選
択回路は、電圧の供給された電源ラインに対するｎビッ
トのデータをデータ記憶手段の出力から選択して、他の
リード電極に対して出力する。そして、該当する発熱抵
抗体に電流が流れドットの印字がされる。

【００１７】次に、制御回路は、他方の電源ラインに対
して電源電圧を供給し、そのタイミングに合わせて、先
程とは別の選択制御信号を選択回路に出力する。すると
、選択回路は、電圧の供給された電源ラインに対するｎ
ビットのデータをデータ記憶手段の出力から選択して、
これを他方のリード電極に対して出力する。そして、該
当する発熱抵抗体に電流が流れドットの印字がされる。

【００１８】

【実施例】図１、図２は、この発明の一実施例を示すサ
ーマルヘッド駆動回路装置のブロック図である。このサ
ーマルヘッド駆動回路１は、Ｎ個の発熱抵抗体Ｒ１、Ｒ
２、…、ＲＮ　がライン状に配列される発熱抵抗体列２
と、発熱抵抗体列２の一端から各発熱抵抗体の端部毎に
１つおいて、発熱抵抗体列２のライン方向と直交する方
向の一方側に導出されるリード電極３−０、３−１、…
、３−ｎと、これらのリード電極３−０、３−１、…、
３−ｎと交互に各発熱抵抗体の端部からライン方向と直
交する方向の他方側に導出されるリード電極４−１、４
−２、…、４−ｎと、それぞれダイオードＤを介してリ
ード電極３−０、３−１、…、３−ｎに互いに１つおき
に接続される一対の電源ライン５−１、５−２と、他方
のリード電極４−１、４−２、…、４−ｎに、２値信号
を出力するドライバ回路６とで構成されている。

【００１９】ドライバ回路６は、Ｎ個のビットセルＤ１
　、…、ＤＮ　で構成され、印字すべきデータを記憶す
るシフトレジスタ７と、同じくＮ個の記憶セルＬＡ１、
…、ＬＡＮ　を有し、このシフトレジスタ７の各ビット
セルの出力をラッチするラッチ回路８と、選択回路９と
、この選択回路９の出力とイネーブル信号を入力に受け
るＡＮＤ回路１０−１、…、１０−ｎと、このＡＮＤ回
路１０−１、…、１０−ｎからのデータに応じてリード
電極４−１、４−２、…、４−ｎを個別に駆動するＮＯ
Ｔ回路（ドライブ素子）１１−１、１１−２、…、１１
−ｎから構成されている。なお、サーマルヘッド駆動回
路１と、本体部（制御回路）１２は、図３に示すように
接続され、制御回路１２から電源電圧Ｃ１　、Ｃ２　、
イネーブル信号ＥＮＡＢＬＥ、ラッチ信号ＬＡＴＣＨ、
クロック信号ＣＰ、データＤＩが供給されるようになっ
ている。

【００２０】このサーマル回路の特徴は選択回路９にあ
り、制御回路１２は、電源電圧Ｃ１　が供給されるタイ
ミング、または電源電圧が供給されるタイミングに合わ
せて、（ＣＮＴの信号によって）選択回路９の各接点を
切り換える。つまり、電源電圧Ｃ１　の電圧が供給され
る状態では、選択回路９のＳ４ｉ、Ｓ４ｉ＋１の接点（
ｉ＝１〜（ｎ−１）／２）及びＳ１　の接点がＯＮされ
、接点番号に対応する番号の発熱抵抗体が動作し（図１
参照）、電源電圧Ｃ２　の電圧が供給される状態では、
選択回路９のＳ４ｉ−１、Ｓ４ｉ−２の接点（ｉ＝１〜
（ｎ−１）／２）及びＮの接点がＯＮされて、該当する
番号の発熱抵抗体が動作する（図２参照）。

【００２１】図４は、図１、図２の選択回路９の部分を
さらに具体的に示したものである。この図では、選択回
路９はｎ個のＯＲゲートＯ１　〜ＯｎとＮ個のＡＮＤゲ
ードＡ１〜ＡＮ　とで構成されている。そして、各ＡＮ
ＤゲートＡ１　〜ＡＮ　の一方の入力端子にはラッチ回
路８のＬＡ１　〜ＬＡｎ　の出力が加わっており、また
他方の入力端子には制御回路１２からの選択制御信号Ｃ
ＮＴ１　またはＣＮＴ２　が加わっている。選択制御信
号ＣＮＴ１　の加わっているＡＮＤゲートは、Ａ４ｉ、
Ａ４ｉ＋１（ｉ＝１〜（ｎ−１）／２）とＡ１　のｎ個
のゲートであり、選択制御信号ＣＮＴ２　の加わってい
るＡＮＤゲートは、残りのｎ個のゲートである。また一
対のＡＮＤゲートＡ２ｊ、Ａ２ｊ−１（ｊ＝１〜ｎ）の
それぞれの出力は、ＯＲゲートＯ１　〜Ｏｎ　の２つの
入力端子に接続され、ＯＲゲートの出力は、ＡＮＤゲー
トＧ１　〜Ｇｎ　の一方の入力端子に供給される。

【００２２】次に、上記実施例回路の動作を図５のタイ
ミングチャートに従って説明する。制御回路１２は、ク
ロックパルスＣＰに同期して、Ｎ（＝２ｎ）ビットの印
字データＤＩを１ビットごとにシフトレジスタ７に出力
する（図５のＴ１　〜Ｔ２　の期間及び図１、図２参照
）。 これにより、このＮ個の印字データはシフトレジスタ７
に記憶される。その後、Ｔ３　のタイミングでラッチ信
号ＬＡＴＣＨが出力され、シフトレジスタ７のデータが
ラッチ回路８の各記憶セルＬＡ１　〜ＬＡＮ　に記憶さ
れる。 そして、制御回路１２は、Ｔ４　で電源ライン５−１の
電圧Ｃ１　を供給すると共に、選択制御信号ＣＮＴ１　
をＨレベルにする。すると、選択回路９内のＡＮＤゲー
トのうち、Ａ４ｉ、Ａ４ｉ＋１（ｉ＝１〜（ｎ−１）／
２）とＡ１　のみがＯＮして、該当する印字データがＡ
ＮＤゲートＧ１　〜Ｇｎ　に出力される。また、Ｔ４　
のタイミングではイネーブル信号ＩＮＡＢＬＥもＨレベ
ルになるので、このＡＮＤゲートＧ１　〜Ｇｎ　もＯＮ
して発熱抵抗体Ｒ４ｉ、Ｒ４ｉ＋１（ｉ＝１〜（ｎ−１
）／２）とＲ１　が動作する。そして、Ｔ５　のタイミ
ングになると、電源ライン５−１のの電圧Ｃ１　が遮断
し、同時に選択制御信号ＣＮＴ１　もＬレベルになる。

【００２３】その後、Ｔ６　のタイミングになると、制
御回路１２は、電源ライン５−２に電圧Ｃ２　を出力す
ると共に、選択制御信号ＣＮＴ２　をＨレベルにする。 そのため、選択回路９のＡＮＤゲートのうち、今度はＡ
４ｉ−１、Ａ４ｉ−２（ｉ＝１〜（ｎ−１）／２）とＡ
２ｎのみがＯＮして、該当する印字データがＡＮＤゲー
トＧ１　〜Ｇｎ　に出力される。この状態で、イネーブ
ル信号ＥＮＡＢＬＥはＨレベルのままであるから、ＡＮ
ＤゲートＧ１　〜Ｇｎ　もＯＮして発熱抵抗体Ｒ４ｉ−
１、Ｒ４ｉ−２（ｉ＝１〜（ｎ−１）／２）とＲ２ｎが
動作する。そして、Ｔ７　のタイミングになると電源ラ
インＣ２　の電圧が遮断し、同時に選択制御信号ＣＮＴ
２　もＬレベルになりＮ個の発熱抵抗体に対する印字処
理が終わる。

【００２４】

【発明の効果】この発明によれば、サーマルヘッド側に
発熱抵抗体数と同一ビット数を持つデータ記憶手段に印
字データを記憶し、選択回路でこのデータを２分するの
で、制御回路からはエッヂタイプと同様のデータ供給方
法でよく、制御回路側の処理が簡単になる。また、従来
きわめて困難であった熱履歴制御も可能であり、必要が
あれば隣接ビットを絡めた熱履歴制御をすることもでき
る。そのため、センタータイプの印字品質の良い点を生
かし、このタイプのサーマルヘッドの採用を増加させる
のに役立つ。

【図面の簡単な説明】

【図１】本発明の一実施例を示すサーマルヘッド駆動回
路のブロック図である。

【図２】図１のサーマルヘッド駆動回路の別の動作状態
を示すブロック図である。

【図３】図１、図２に示すサーマルヘッド駆動回路装置
を採用する印字装置の概略構成を示すブロック図である
。

【図４】実施例サーマルヘッド駆動回路装置の選択回路
を詳細に示すブロック図である。

【図５】実施例装置の回路動作を説明するタイミングチ
ャートである。

【図６】従来のサーマルヘッド回路を示す回路図である
。

【図７】図６の回路動作を説明するタイミングチャート
である。

【符号の説明】

２　　　　　　　　　　　　　　発熱抵抗体列３−０〜
３−ｎ　　　　　　リード電極４−０〜４−ｎ　　　　
　　リード電極５−１、５−２　　　　　　電源ライン
７　　　　　　　　　　　　　　シフトレジスタ８　　
　　　　　　　　　　　　ラッチ回路９　　　　　　　
　　　　　　　選択回路１１−１〜１１−ｎ　　ドライ
バー回路の出力部を構成するＮＯＴ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数個の発熱抵抗体がライン状に配列され
   てなる発熱抵抗体列と、この発熱抵抗体列の各発熱抵抗
   体のライン方向の両端よりライン方向と直交する方向に
   １つおきに両側に導出されるリード電極と、前記一方側
   のリード電極に、それぞれ１つおきに共通的に接続され
   る一対の電源ラインと、複数のビットセルからなり、印
   字すべきデータを記憶するデータ記憶回路と、前記他方
   のリード電極に対応して設けられ、前記データ記憶回路
   の各ビットセル出力と、前記一対の電源ラインの電源電
   圧の切替に対応して前記発熱抵抗体を駆動するドライブ
   素子と、を備えるサーマルヘッド駆動回路装置において
   、前記データ記憶手段のビットセル数を前記発熱抵抗体
   数と同数に設定するとともに、前記データ記憶回路の各
   ビット出力データを前記一対の電源ラインのいずれの一
   方に対応するかによって２分し、２分した各群のデータ
   を前記一対の電源ラインの電源電圧の切替に対応して切
   替出力する選択回路を備えたことを特徴とするサーマル
   ヘッド駆動回路装置。
2. 【請求項２】複数個の発熱抵抗体がライン状に配列され
   てなる発熱抵抗体列、この発熱抵抗体列の各発熱抵抗体
   のライン方向の両端よりライン方向と直交する方向に１
   つおきに両側に導出されるリード電極、前記一方側のリ
   ード電極に、それぞれ１つおきに共通的に接続される一
   対の電源ライン、複数のビットセルからなり、印字すべ
   きデータを記憶するデータ記憶回路、及び前記他方のリ
   ード電極に対応して設けられ、前記データ記憶回路の各
   ビットセル出力と、前記一対の電源ラインの電源電圧の
   切替に対応して前記発熱抵抗体を駆動するドライブ素子
   を備えるサーマルヘッド駆動回路装置と、このサーマル
   ヘッド駆動回路装置に電源電圧、印字データ及び制御信
   号を供給する制御回路とからなる印字装置において、前
   記データ記憶手段のビットセル数を前記発熱抵抗体数と
   同数に設定するとともに、前記データ記憶回路の各ビッ
   ト出力データを前記一対の電源ラインのいずれの一方に
   対応するかによって２分し、２分した各群のデータを前
   記一対の電源ラインの電源電圧の切替に対応して切替出
   力する選択回路を備えるとともに、前記制御回路より、
   前記データ記憶回路に、発熱抵抗体列で印字する印字デ
   ータを連続的に一挙に入力するとともに、選択回路に選
   択指令信号を入力するようにしたことを特徴とする印字
   装置。