JPH0437194A - 活線挿抜パッケージ - Google Patents
活線挿抜パッケージInfo
- Publication number
- JPH0437194A JPH0437194A JP2143710A JP14371090A JPH0437194A JP H0437194 A JPH0437194 A JP H0437194A JP 2143710 A JP2143710 A JP 2143710A JP 14371090 A JP14371090 A JP 14371090A JP H0437194 A JPH0437194 A JP H0437194A
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- JP
- Japan
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- package
- power supply
- connector
- inductance
- terminal
- Prior art date
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- Coupling Device And Connection With Printed Circuit (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
一産業上の利用分野−
本発明は、装置か稼働している状態で挿抜することのて
きる活線挿抜パ、ケー７に関するしのである。
きる活線挿抜パ、ケー７に関するしのである。
、従来の技術二
従来より、コネクタによりハックプレーンとバ７ヶ−７
か接続されるユニ、ト構成を持つ装置の保守、保全なと
の作業では、その装置か稼働している状態てバ、ケー／
を挿抜する活線挿抜の要求かあり、第４図から第６図に
示すような活線挿抜対柔か採用されていた。
か接続されるユニ、ト構成を持つ装置の保守、保全なと
の作業では、その装置か稼働している状態てバ、ケー／
を挿抜する活線挿抜の要求かあり、第４図から第６図に
示すような活線挿抜対柔か採用されていた。
第４図は、従来の活線挿抜対策の第１例を示す説明図で
あって、２０は動作パッケージ、２１はバックブレーン
、２２は外部電源線、２３は電源コネクタ、２４は挿入
パノケーンである。
あって、２０は動作パッケージ、２１はバックブレーン
、２２は外部電源線、２３は電源コネクタ、２４は挿入
パノケーンである。
この第１例は、外部電源線２２から挿入パッケージ２４
に対しハックプレーン２】と接続スるコ不りタとは別な
電源コネクタ２３て電源供給を行い、挿抜バノケー７２
４に実装された回路の動作を保証した状態て挿抜を行う
方式である。
に対しハックプレーン２】と接続スるコ不りタとは別な
電源コネクタ２３て電源供給を行い、挿抜バノケー７２
４に実装された回路の動作を保証した状態て挿抜を行う
方式である。
第５図は、従来の活線挿抜対策の第２例を示す回路図で
あって、２１はハックプレーン、２４は挿抜パッケージ
、２５は時間差を有して２段階に接触するコネクタピン
を有しハックブレーン２１と挿抜パッケージ２４を接続
するコネクタである。
あって、２１はハックプレーン、２４は挿抜パッケージ
、２５は時間差を有して２段階に接触するコネクタピン
を有しハックブレーン２１と挿抜パッケージ２４を接続
するコネクタである。
バックブレーン２１において、２１１は電源、２１２は
アース線、２１３は電源線、２１４は信号線である。コ
ネクタ２５は、ハックブレーン２１側とパッケージ２４
側に分かれ、ピノケーン２４側では、第一段階で接触す
るコネクタピンである。
アース線、２１３は電源線、２１４は信号線である。コ
ネクタ２５は、ハックブレーン２１側とパッケージ２４
側に分かれ、ピノケーン２４側では、第一段階で接触す
るコネクタピンである。
長端子２５１と、第二段階で接触するコネクタピンであ
る短端子２５２とを有している。挿抜パンテ−７２４に
おいて、２４１は実装回路を構成する論理素子、２４２
は回路電源電圧Ｖｃｃとアース間に接続されたコンデン
サでいわゆるバスコノてあり、論理素子２４１の入力側
かコネクタ２５の短端子２５２へ、回路電源電圧Ｖｃｃ
およびアースかコネクタ２５の長端子２５１へそれぞれ
接続されて、コネクタ２５の嵌合により、ノーツクプレ
ーン２１の信号線２１４．電源線２１３．アース線２１
２にそれぞれ接続される。
る短端子２５２とを有している。挿抜パンテ−７２４に
おいて、２４１は実装回路を構成する論理素子、２４２
は回路電源電圧Ｖｃｃとアース間に接続されたコンデン
サでいわゆるバスコノてあり、論理素子２４１の入力側
かコネクタ２５の短端子２５２へ、回路電源電圧Ｖｃｃ
およびアースかコネクタ２５の長端子２５１へそれぞれ
接続されて、コネクタ２５の嵌合により、ノーツクプレ
ーン２１の信号線２１４．電源線２１３．アース線２１
２にそれぞれ接続される。
この第２例は、挿抜パッケージ２４の挿入時、コネクタ
２５の長、短端子の接触時間差を利用して、電源・アー
ス用の長端子２５１を先行接触させ、挿抜パンケージ２
４の電源電圧Ｖｃｃを安定させた後、信号用端子２５２
を後続接触させる方式である。
２５の長、短端子の接触時間差を利用して、電源・アー
ス用の長端子２５１を先行接触させ、挿抜パンケージ２
４の電源電圧Ｖｃｃを安定させた後、信号用端子２５２
を後続接触させる方式である。
第６図は従来の活線挿抜対策の第３例を示す回路図であ
って、２１はハックプレーン、２４は挿抜パッケージ、
２５は第２例と同じ２段階接触のコネクタである。ハッ
クプレーン２１において、２１１は電源、２１２はアー
ス線、２１３は電源線、２１４は信号線、２１５は電源
線２１３とアース線２１２間に接続したコンデンサであ
る。コネクタ２５は前述したようにノーツクプレーン２
１側とパッケージ２４側に分かれ、パッケージ２４側で
は、第１段階で接触するコネクタピンである長端子２５
１と、第二段階で接触するコネクタピンである短端子２
５２とを有している。挿抜パ。
って、２１はハックプレーン、２４は挿抜パッケージ、
２５は第２例と同じ２段階接触のコネクタである。ハッ
クプレーン２１において、２１１は電源、２１２はアー
ス線、２１３は電源線、２１４は信号線、２１５は電源
線２１３とアース線２１２間に接続したコンデンサであ
る。コネクタ２５は前述したようにノーツクプレーン２
１側とパッケージ２４側に分かれ、パッケージ２４側で
は、第１段階で接触するコネクタピンである長端子２５
１と、第二段階で接触するコネクタピンである短端子２
５２とを有している。挿抜パ。
ケーン２４において、２４１は論理素子、２４２は回路
電源電圧Ｖｃｃとアース間に接続されたパスコン、２４
３は同しく回路電源電圧Ｖｃｃとアース間に接続された
電解コンデンサ、２４４はインダクタンスである。挿抜
パッケージ２４の接続において、論理素子２４１の入力
側はコネクタ２５の短端子２５２へ、回路電源電圧Ｖｃ
ｃはインダクタンス２４４を通してコネクタ２５の長端
子２５１へ、アースはコネクタ２５の別な長端子２５１
へそれぞれ接続されて、コネクタ２５の嵌合により、ハ
ックプレーン２１の信号線２１４．、電源線２１３．ア
ース線２１２にそれぞれ接続される。
電源電圧Ｖｃｃとアース間に接続されたパスコン、２４
３は同しく回路電源電圧Ｖｃｃとアース間に接続された
電解コンデンサ、２４４はインダクタンスである。挿抜
パッケージ２４の接続において、論理素子２４１の入力
側はコネクタ２５の短端子２５２へ、回路電源電圧Ｖｃ
ｃはインダクタンス２４４を通してコネクタ２５の長端
子２５１へ、アースはコネクタ２５の別な長端子２５１
へそれぞれ接続されて、コネクタ２５の嵌合により、ハ
ックプレーン２１の信号線２１４．、電源線２１３．ア
ース線２１２にそれぞれ接続される。
この第３例は、前述の第２例の効果に加えて、受電箇所
に挿入したインダクタンス２４４て挿抜パッケージ２４
の挿入時におけるパスコン２４２への突へ電流を防止し
、そのインツクタンス２４４とパスコン２４２により発
生する電王振動を、電解コンデンサ２４３８接続してこ
の電解コンデンサ２４３のｔａｎδか大きいことを利用
し、その抵抗成分て吸収するとともに、ハックプレーン
２１にコンテ／す２１５を取り付けることで、挿抜パ、
ケー７２４の挿抜時に隣接パッケージの電源電圧変動を
吸収する方式である。なお、第７図は上記第３例の挿抜
バノケー７２４の電源パターンの構成図であり、基板を
省略して示されている。
に挿入したインダクタンス２４４て挿抜パッケージ２４
の挿入時におけるパスコン２４２への突へ電流を防止し
、そのインツクタンス２４４とパスコン２４２により発
生する電王振動を、電解コンデンサ２４３８接続してこ
の電解コンデンサ２４３のｔａｎδか大きいことを利用
し、その抵抗成分て吸収するとともに、ハックプレーン
２１にコンテ／す２１５を取り付けることで、挿抜パ、
ケー７２４の挿抜時に隣接パッケージの電源電圧変動を
吸収する方式である。なお、第７図は上記第３例の挿抜
バノケー７２４の電源パターンの構成図であり、基板を
省略して示されている。
２５はパッケージ２４側の２段階接触のコネクタであり
、２４４はイノタフタンス、２４６は長ＤＸ子２５１に
接続された受電箇所における電＃、層、２４７は実装回
路に給電する電源層、２４８はアース層であり、分割さ
れた電源層２４６，２４７の間かインダクタンス２４４
によってのみ接続されている。
、２４４はイノタフタンス、２４６は長ＤＸ子２５１に
接続された受電箇所における電＃、層、２４７は実装回
路に給電する電源層、２４８はアース層であり、分割さ
れた電源層２４６，２４７の間かインダクタンス２４４
によってのみ接続されている。
〔発明か解決しようとする課題り
しかしなから、上記従来の技術における挿抜バ、ケー／
の活線挿抜対策ては、それぞれ、下記に示す問題点かあ
った。
の活線挿抜対策ては、それぞれ、下記に示す問題点かあ
った。
（１）第４図の第１例ては、別フ不りタ２３の接続を行
うため、挿抜手順か複雑で、取り扱い上の注意を要する
欠点かあり、もし手順を間違えると誤動作を引き起こし
たり、実装部品を破壊したりする虞れかあった。
うため、挿抜手順か複雑で、取り扱い上の注意を要する
欠点かあり、もし手順を間違えると誤動作を引き起こし
たり、実装部品を破壊したりする虞れかあった。
（２）第５図の第２例では、パッケージ２４挿入時には
バスフン２４２に突入電流か流れるため、隣接パッケー
ジの電圧か瞬時に低下したり、挿入パッケージ２４の電
源電圧が振動して実装されたＩＣ（集積回路）の動作保
証電圧以上の電圧が発生して、そのＩＣを破壊したりす
る可能性がある。
バスフン２４２に突入電流か流れるため、隣接パッケー
ジの電圧か瞬時に低下したり、挿入パッケージ２４の電
源電圧が振動して実装されたＩＣ（集積回路）の動作保
証電圧以上の電圧が発生して、そのＩＣを破壊したりす
る可能性がある。
また、隣接パッケージの電源電圧が瞬時低下することに
より、回路動作か瞬断する虞れかある。
より、回路動作か瞬断する虞れかある。
（３）第６図、第７図の第３例は、上記第２例の問題点
を解消しているが、挿抜バ、ケー７２４において、さら
に大容量の電解コンデンサ２４３がパスコン２４２に並
列接続されるため、ＬＣ（インダクタンスと静電容量）
の共振を許容値以下にするためのインダクタンス２４４
は大きな値となる。したかって、インダクタンス２４４
の旧状は大きなものとなり、実装スペースか太き（なる
欠点がある。また、バンクブレーン２１にもコンデンサ
２１５か必要となる欠点かあった。また、第７図に示さ
れるように、電源パターンが電源層２４６．２４７に分
割されて、その間にインダクタンス２４４が接続される
構成であるため、定常時の給電特性が不安定となり、ア
ース雑音が増加する欠点かある。
を解消しているが、挿抜バ、ケー７２４において、さら
に大容量の電解コンデンサ２４３がパスコン２４２に並
列接続されるため、ＬＣ（インダクタンスと静電容量）
の共振を許容値以下にするためのインダクタンス２４４
は大きな値となる。したかって、インダクタンス２４４
の旧状は大きなものとなり、実装スペースか太き（なる
欠点がある。また、バンクブレーン２１にもコンデンサ
２１５か必要となる欠点かあった。また、第７図に示さ
れるように、電源パターンが電源層２４６．２４７に分
割されて、その間にインダクタンス２４４が接続される
構成であるため、定常時の給電特性が不安定となり、ア
ース雑音が増加する欠点かある。
本発明は、上記問題点である挿抜手順の複雑さ、挿入パ
ッケージの電源電圧か振動すること、定常時のアース雑
音の増加、実装スペースの増加および、隣接パッケージ
の電源の瞬断を解決して、装置が稼働している状態でバ
ックブレーンに対する挿抜を可能とする活線挿抜パッケ
ージを提供することを目的とする。
ッケージの電源電圧か振動すること、定常時のアース雑
音の増加、実装スペースの増加および、隣接パッケージ
の電源の瞬断を解決して、装置が稼働している状態でバ
ックブレーンに対する挿抜を可能とする活線挿抜パッケ
ージを提供することを目的とする。
［課題を解決するための手段〕
上記の目的を達成するための本発明の活線挿抜パッケー
ジの構成は、 時間差を有して多段階にコネクタピンか接触するコネク
タ（こよりハックブレーンとパッケージか接続されるユ
ニット構成において、 第一段階に接触するコネクタピンにアースおよびインダ
クタンスを接続した電源を割り付け、第二段階以降に接
触するコネクタピンに直接電源を割り付けることを特徴
とする。
ジの構成は、 時間差を有して多段階にコネクタピンか接触するコネク
タ（こよりハックブレーンとパッケージか接続されるユ
ニット構成において、 第一段階に接触するコネクタピンにアースおよびインダ
クタンスを接続した電源を割り付け、第二段階以降に接
触するコネクタピンに直接電源を割り付けることを特徴
とする。
！作用］
本発明は、アースおよびインダクタンスを接続した電源
を割り付けたコネクタピンを接触させた後、時間差を置
いて直接電源を接続したコネクタピンを接触させ、その
時間差を利用し、パッケージを挿入する過渡時たけイン
ダクタンスを作用させて挿入パッケージのパスコン等へ
の突入８流を抑制し、定常時にはインダクタンスの作用
を無くすごとて、給電特性の不安定を解消するとともに
パッケージ側の電源−アース間の電界コンデンサなとを
不要にする。
を割り付けたコネクタピンを接触させた後、時間差を置
いて直接電源を接続したコネクタピンを接触させ、その
時間差を利用し、パッケージを挿入する過渡時たけイン
ダクタンスを作用させて挿入パッケージのパスコン等へ
の突入８流を抑制し、定常時にはインダクタンスの作用
を無くすごとて、給電特性の不安定を解消するとともに
パッケージ側の電源−アース間の電界コンデンサなとを
不要にする。
［実施例コ
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示す回路図であって、１は
ハックブレーン、２は挿抜パ、ケー／、３は時間差を有
して３段階に接触するコネクタピンを有しハックブレー
ンＩと挿抜バノヶ−７２を接続するコネクタである。ハ
ックブレーン１において、４は電源、５はグランド（Ｇ
入Ｄ）線、６は電源線、７は信号線である。コネクタ３
は、ハ、クフレーノ１側とパッケージ２側に分がれ、パ
ッケージ２側では、第一段階で接触するコネクタピンで
ある長端子８と、第二段階で接触するコネクタピンであ
る中端子９と、第三段階で接触するコネクタピンである
短端子１０ ｌ！：を有している。
ハックブレーン、２は挿抜パ、ケー／、３は時間差を有
して３段階に接触するコネクタピンを有しハックブレー
ンＩと挿抜バノヶ−７２を接続するコネクタである。ハ
ックブレーン１において、４は電源、５はグランド（Ｇ
入Ｄ）線、６は電源線、７は信号線である。コネクタ３
は、ハ、クフレーノ１側とパッケージ２側に分がれ、パ
ッケージ２側では、第一段階で接触するコネクタピンで
ある長端子８と、第二段階で接触するコネクタピンであ
る中端子９と、第三段階で接触するコネクタピンである
短端子１０ ｌ！：を有している。
挿抜パ、ケー７２において、１１は実装回路を構成する
論理素子、１２はバノケー／２の総静電容量、１３はパ
ッケージ２の総負荷抵抗、１４はインダクタンス、１５
は電源端子、１６はグランド（ＧＮＤ）ｈｍ子である。
論理素子、１２はバノケー／２の総静電容量、１３はパ
ッケージ２の総負荷抵抗、１４はインダクタンス、１５
は電源端子、１６はグランド（ＧＮＤ）ｈｍ子である。
論理素子１１の入力側はコネクタ３の短端子１０に接続
され、電源端子１５はインダクタンス１４を通して長端
子８に接続されるとともに、直接中端子９へ接続され、
クランド端子１６は上記とは別な長端子８に接続される
。
され、電源端子１５はインダクタンス１４を通して長端
子８に接続されるとともに、直接中端子９へ接続され、
クランド端子１６は上記とは別な長端子８に接続される
。
以上のように構成した実施例の動作および作用を述べる
。
。
第２図は、そのための第１図の電源系の等価回路図を示
している。図において、電源４．パッケージ総静電容量
１２．パッケージ総負荷抵抗１３インダクタンス１４は
前述の第１図で説明のものであり、１７は第１図の長端
子８が接触することと等価なスイッチ、１８は同じく中
端子９が接触することと等価なスイッチである。第１図
では、長端子８が先行接触し、中端子９が時間差を持っ
て接触する。即ち、等価回路では、パッケージ挿入時に
おいて、まず第一段階でスイッチ１７かオンになり、続
く第二段階で１ｍ５ｅｃ以上後にスイッチ１８がオンと
なる。スイッチ１７はインダクタンス１４を通して並列
な総静電容量１２および総負荷抵抗１３に電源４を接続
し、スイッチ１８は総静電容量１２および総負荷抵抗１
３に直接電源４を接続する。従って、本実施例では、パ
ッケージ２挿入の過渡時たけインツクタンス１４を作用
させることかできる。そして、その作用は、パッケージ
総静電容量１２等への突入電流の阻止等である。第二段
階で中端子９により、直接、電源４がパッケージ２に接
続された後、さらに時間差を置いて短端子１０か接触さ
れて、信号線７かパッケージ２内の回路に接続される。
している。図において、電源４．パッケージ総静電容量
１２．パッケージ総負荷抵抗１３インダクタンス１４は
前述の第１図で説明のものであり、１７は第１図の長端
子８が接触することと等価なスイッチ、１８は同じく中
端子９が接触することと等価なスイッチである。第１図
では、長端子８が先行接触し、中端子９が時間差を持っ
て接触する。即ち、等価回路では、パッケージ挿入時に
おいて、まず第一段階でスイッチ１７かオンになり、続
く第二段階で１ｍ５ｅｃ以上後にスイッチ１８がオンと
なる。スイッチ１７はインダクタンス１４を通して並列
な総静電容量１２および総負荷抵抗１３に電源４を接続
し、スイッチ１８は総静電容量１２および総負荷抵抗１
３に直接電源４を接続する。従って、本実施例では、パ
ッケージ２挿入の過渡時たけインツクタンス１４を作用
させることかできる。そして、その作用は、パッケージ
総静電容量１２等への突入電流の阻止等である。第二段
階で中端子９により、直接、電源４がパッケージ２に接
続された後、さらに時間差を置いて短端子１０か接触さ
れて、信号線７かパッケージ２内の回路に接続される。
これにより、パッケージ２の電源電圧か整定された後で
、ハ。
、ハ。
クブレーン１とパッケージ２を接続して回路動作を保証
し、複雑な手順を踏むことなく活線挿抜を可能にする。
し、複雑な手順を踏むことなく活線挿抜を可能にする。
つぎに、長端子８か接触してから中端子９か接触するま
でに、パッケージ２内の電源電圧を実装置Ｃの動作保証
範囲内に整定させるインダクタンスＬの決定方法につい
て述へる。
でに、パッケージ２内の電源電圧を実装置Ｃの動作保証
範囲内に整定させるインダクタンスＬの決定方法につい
て述へる。
はじめに、挿入パッケージの電＃電圧か振動することか
無いように、オーバータンピングの条件について述へる
。第２図に示した等価回路において、下式（１）（２）
か成り立つ。
無いように、オーバータンピングの条件について述へる
。第２図に示した等価回路において、下式（１）（２）
か成り立つ。
ただし、Ｅ（ｔ）、１（ｔ）は長端子８における電圧電
流、Ｖ（ｔ）は総負荷抵抗１３の電圧、Ｌはインダクタ
ンス１４の値、Ｃは総静電容量の値、Ｒは総負荷抵抗１
３の値である。ここて、総負荷抵抗値Ｒはパッケージの
消費電力Ｐおよび電源電圧■ＣＣから、式（３）を用い
て計算することかできる。
流、Ｖ（ｔ）は総負荷抵抗１３の電圧、Ｌはインダクタ
ンス１４の値、Ｃは総静電容量の値、Ｒは総負荷抵抗１
３の値である。ここて、総負荷抵抗値Ｒはパッケージの
消費電力Ｐおよび電源電圧■ＣＣから、式（３）を用い
て計算することかできる。
ｖ ｃｃ’
Ｒ＝ ・
（３）式（１）、 （２）を連立して解くと、式
（４）か得られる。
（３）式（１）、 （２）を連立して解くと、式
（４）か得られる。
ｖ（ｔ）−Ｅｉｌ
２α 。
（ｃｏｓωｊ＋−８ｌｎωｔ）“ｅ
ω
４゛） ・・・（４）
ただし、
ここて、式（４）かオーバーダンピングとなる条件はω
２＜Ｏであることより、オーバータンピングになるしの
値は式（６）で表すことかできる。
２＜Ｏであることより、オーバータンピングになるしの
値は式（６）で表すことかできる。
従って、振動を防止するためには、４ＣＲ’より大きな
しか必要となる。活線挿抜の対策か無いパッケージは給
電系の微少なインダクタンスＬの存在により、振動条件
になることかわかる。−例として、消費電力Ｐ＝ＩＯ込
′、バノケー／総静電容１ｃ＝ｌｏμＦにおける臨界値
は、式（６）より２５０μＨとなる。オーバータンピン
グ条１牛とするためには、この臨界値より大きなＬか必
要となる。
しか必要となる。活線挿抜の対策か無いパッケージは給
電系の微少なインダクタンスＬの存在により、振動条件
になることかわかる。−例として、消費電力Ｐ＝ＩＯ込
′、バノケー／総静電容１ｃ＝ｌｏμＦにおける臨界値
は、式（６）より２５０μＨとなる。オーバータンピン
グ条１牛とするためには、この臨界値より大きなＬか必
要となる。
次に、挿入バノケー７の電源電圧整定時間について述へ
る。バノケー７挿入時にコネクタ３の長端子８か接触し
てから中端子９か接触する時間ｔＣまてに、パッケージ
２の電源電圧は１ｃの保証動作範囲内の電源電圧（４，
５Ｖ＜Ｖｃｃ＜５．５■）に整定している必要かある。
る。バノケー７挿入時にコネクタ３の長端子８か接触し
てから中端子９か接触する時間ｔＣまてに、パッケージ
２の電源電圧は１ｃの保証動作範囲内の電源電圧（４，
５Ｖ＜Ｖｃｃ＜５．５■）に整定している必要かある。
すなわち、コネクタ３の長端子８と中端子９の接触時間
差ｔｃより電源電圧整定時間［Ｓを短く設計する必要が
ある。本実施例のコネクタ３の長端子８と中端子９の接
触時間差ｔｓは、１ｍｓより太きい。すなわち、第２図
に示した等価回路において、スイッチ１７と１８のオン
時間には［ｍｓ ｅ ｃ以上の時間差かある。したかっ
て、バノケー／２における電課電圧の整定条件として、
１ｍｓ以内に４．５■以上となるように設計する必要か
ある。これらの条件は式（４）から算出てきるか、ｔに
ついて解析式として求めることができないため、パッヶ
ー／総静電容１ｃ＝ＩｏμＦ、消費電力Ｐ＝］ＯＷ、整
定時間１ｍｓと固定してインダクタンス１４の値りを算
出すると、１．１５ｍＨとなる。したがって、中端子９
の接触時間である１ｍｓ以内に整定させるしの値は、１
．１５ｍＨ以下とする必要かある。
差ｔｃより電源電圧整定時間［Ｓを短く設計する必要が
ある。本実施例のコネクタ３の長端子８と中端子９の接
触時間差ｔｓは、１ｍｓより太きい。すなわち、第２図
に示した等価回路において、スイッチ１７と１８のオン
時間には［ｍｓ ｅ ｃ以上の時間差かある。したかっ
て、バノケー／２における電課電圧の整定条件として、
１ｍｓ以内に４．５■以上となるように設計する必要か
ある。これらの条件は式（４）から算出てきるか、ｔに
ついて解析式として求めることができないため、パッヶ
ー／総静電容１ｃ＝ＩｏμＦ、消費電力Ｐ＝］ＯＷ、整
定時間１ｍｓと固定してインダクタンス１４の値りを算
出すると、１．１５ｍＨとなる。したがって、中端子９
の接触時間である１ｍｓ以内に整定させるしの値は、１
．１５ｍＨ以下とする必要かある。
以上の結果より、オーバータンピング条件および電源電
圧整定条件の両者を満足するインダクタンスの値しは、
２５０μＨ≦Ｌ≦１．１５ｍＨである。第３図にこれら
を満足する一例として、ＰｌｏＷ、Ｃ＝１０μＦ、Ｌ＝
１ｍＨにおけるノミュレーソヨン結果を示す。図から明
らかなように、１ｍｓ以内に電圧振動することなく保証
動作電圧の４５■に整定されていることか確認できる。
圧整定条件の両者を満足するインダクタンスの値しは、
２５０μＨ≦Ｌ≦１．１５ｍＨである。第３図にこれら
を満足する一例として、ＰｌｏＷ、Ｃ＝１０μＦ、Ｌ＝
１ｍＨにおけるノミュレーソヨン結果を示す。図から明
らかなように、１ｍｓ以内に電圧振動することなく保証
動作電圧の４５■に整定されていることか確認できる。
なお、本発明は、その主旨に沿って種々に応用され、種
々の実施態様を取り得ることは当然である。
々の実施態様を取り得ることは当然である。
［発明の効果］
以上の説明で明らかなように、本発明の活線挿抜パッケ
ージによれば、複雑な手順を踏むことなく、装置が稼働
状態でも容易に故障パッケージの交換か可能となるため
、交換装置、銀行のオンライン装置、大型コンピュータ
等の大規模システムの保守あるいは故障した場合におい
ても装置を停止することなく、迅速にパンケージ交換で
復旧させることができる利点かある。
ージによれば、複雑な手順を踏むことなく、装置が稼働
状態でも容易に故障パッケージの交換か可能となるため
、交換装置、銀行のオンライン装置、大型コンピュータ
等の大規模システムの保守あるいは故障した場合におい
ても装置を停止することなく、迅速にパンケージ交換で
復旧させることができる利点かある。
また、本発明の請求項２の発明によれば、パッケージ挿
抜の過渡時における電圧振動を防止することかでき、Ｉ
Ｃ等の破壊の虞れをなくすことができる。
抜の過渡時における電圧振動を防止することかでき、Ｉ
Ｃ等の破壊の虞れをなくすことができる。
第１図は本発明の一実施例を示す回路図、第２図は上記
実施例の動作説明用の等価回路図、第３図は上記実施例
の７ミユレー／ヨン結果を示す測定図、第４図は従来の
活線挿抜対策の第１例を示す説明図、第５図は従来の活
線挿抜対策の第２例を示す回路図、第６図は従来の活線
挿抜対策の第３例を示す回路図、第７図は上記従来の第
３例の電源パターンの構成図である。 １ ハノクフレーン、２ 挿抜パノヶー７．３フ不クタ
１，４ 電源、５ グランド線、６・電源線、７ 信号
線、８ 長端子、９・・中端子、１０ 短端子、１２−
パノケーン総静電容量、１３バ、ケー７総負荷抵抗、１
４・・・インダクタンス、１５ 電源端子、１６ グラ
ンド端子。 １５−−− を憑ｍ＋ １６−−− り゛ランド製１子 第１ 図
実施例の動作説明用の等価回路図、第３図は上記実施例
の７ミユレー／ヨン結果を示す測定図、第４図は従来の
活線挿抜対策の第１例を示す説明図、第５図は従来の活
線挿抜対策の第２例を示す回路図、第６図は従来の活線
挿抜対策の第３例を示す回路図、第７図は上記従来の第
３例の電源パターンの構成図である。 １ ハノクフレーン、２ 挿抜パノヶー７．３フ不クタ
１，４ 電源、５ グランド線、６・電源線、７ 信号
線、８ 長端子、９・・中端子、１０ 短端子、１２−
パノケーン総静電容量、１３バ、ケー７総負荷抵抗、１
４・・・インダクタンス、１５ 電源端子、１６ グラ
ンド端子。 １５−−− を憑ｍ＋ １６−−− り゛ランド製１子 第１ 図
Claims (2)
- （１）時間差を有して多段階にコネクタピンが接触する
コネクタによりバックプレーンとパッケージが接続され
るユニット構成において、 第一段階に接触するコネクタピンにアースおよびインダ
クタンスを接続した電源を割り付け、第二段階以降に接
触するコネクタピンに直接電源を割り付けることを特徴
とする活線挿抜パッケージ。 - （２）請求項１記載の活線挿抜パッケージにおいて、 インダクタンスの値Ｌは、自己のパッケージの総静電容
量および総負荷抵抗をそれぞれＣ，Ｒとして、Ｌ≧４Ｃ
Ｒ＾２の式を満足し、かつ第一段階に接触するコネクタ
ピンと第二段階以降に接触する直接電源を割り付けたコ
ネクタピンの接触時間差内に該パッケージ内の電源電圧
を実装回路の動作保証範囲内の電圧値に整定する値とす
ることを特徴とする活線挿抜パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143710A JP2752774B2 (ja) | 1990-06-01 | 1990-06-01 | 活線挿抜パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143710A JP2752774B2 (ja) | 1990-06-01 | 1990-06-01 | 活線挿抜パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437194A true JPH0437194A (ja) | 1992-02-07 |
| JP2752774B2 JP2752774B2 (ja) | 1998-05-18 |
Family
ID=15345177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143710A Expired - Fee Related JP2752774B2 (ja) | 1990-06-01 | 1990-06-01 | 活線挿抜パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752774B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283877A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 電子回路パッケージ |
| US6988157B2 (en) * | 2001-09-26 | 2006-01-17 | Bull S.A. | Hot insertion of a service processor card in a system |
| JP2010148172A (ja) * | 2008-12-16 | 2010-07-01 | Sony Corp | 電力供給システム |
-
1990
- 1990-06-01 JP JP2143710A patent/JP2752774B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283877A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 電子回路パッケージ |
| US6988157B2 (en) * | 2001-09-26 | 2006-01-17 | Bull S.A. | Hot insertion of a service processor card in a system |
| JP2010148172A (ja) * | 2008-12-16 | 2010-07-01 | Sony Corp | 電力供給システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752774B2 (ja) | 1998-05-18 |
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