JPH04372127A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04372127A
JPH04372127A JP15027591A JP15027591A JPH04372127A JP H04372127 A JPH04372127 A JP H04372127A JP 15027591 A JP15027591 A JP 15027591A JP 15027591 A JP15027591 A JP 15027591A JP H04372127 A JPH04372127 A JP H04372127A
Authority
JP
Japan
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substrate
etching
polymer
contact hole
deposited
Prior art date
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Pending
Application number
JP15027591A
Other languages
English (en)
Inventor
Masayuki Sato
雅幸 佐藤
Shigeo Onishi
茂夫 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP15027591A priority Critical patent/JPH04372127A/ja
Publication of JPH04372127A publication Critical patent/JPH04372127A/ja
Pending legal-status Critical Current

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  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】  本発明は、半導体装置の製造
方法に関し、さらに詳しくは、半導体基板上に形成した
酸化膜にコンタクトホールを形成する方法に関する。
【0002】
【従来の技術】  半導体基板上の絶縁膜にコンタクト
ホールを形成する方法としては、コンタクトホール形成
部に相応する部分以外の絶縁膜の表面上を、レジスト膜
により被覆し、この状態で、レジスト膜をマスクとして
絶縁膜のエッチングを行う方法が一般的である。また、
絶縁膜がSiO2 等の酸化膜である場合には、エッチ
ング時にSi−O結合を電子衝撃等により切断する必要
があって、そのエッチングには、通常、RIE(リアク
ティブイオンエッチング)が採用されている。
【0003】ところが、RIEによってコンタクトホー
ルを開口する場合、そのエッチングの末期において、図
3(a) に示すように、基板31の表面層がイオン衝
撃を受けてその表面層に結晶欠陥が発生する。このため
、従来では、RIEを完了した後に、同図(b) に示
すような基板エッチングを行って、イオン衝撃による結
晶欠陥層D2 を除去している。なお、32および33
は、それぞれ酸化膜およびレジストによるマスクである
。また、34はコンタクトホール35の側壁を保護する
ために堆積させたポリマである。
【0004】
【発明が解決しようとする課題】  ところで、基板エ
ッチングによって結晶欠陥層を除去する方法によると、
サブミクロン以前のデバイスでは、ジャンクション深さ
が比較的深い(例えば 1.2μmデバイスでのジャン
クション深さは一般に1500Å)ため、結晶欠陥層を
容易に除去できるが、サブミクロン以後のデバイスでは
、スケーリング則によりジャンクション深さが浅くなる
(例えば 0.5μmデバイスでのジャンクション深さ
は1000Å程度)ため、結晶欠陥層の除去は非常に困
難となり、しかも、結晶欠陥がジャンクション深さを突
き抜けた場合には対処不可能となる。
【0005】本発明は、上記の従来の問題点に鑑みてな
されたもので、その目的とすることろは、コンタクトホ
ールをRIEによって開口する際に、基板表面層へのイ
オン衝撃によって生じる結晶欠陥を低減し、もって後工
程の基板エッチングの容易化することが可能な方法を提
供することにある。
【0006】
【課題を解決するための手段】  上記の目的を達成す
るために、本発明方法では、実施例に対応する図1(b
) に示すように、エッチングの末期に露呈する基板(
Si基板)1の表面に、エッチングによって発生する反
応生成物(ポリマ)4を堆積させている。
【0007】
【作用】  酸化膜エッチングでは、一般に、例えばフ
ロロカーボン系ガスをを反応ガスとして使用した場合に
は、エッチング反応によって −(CF)n − 型の
ポリマが生成される。このポリマは、従来、酸化膜とS
i基板とのエッチング選択比を向上させるために利用さ
れている。 すなわち図3(a) に示すように、エッチングによる
開口部の側壁にポリマ34を堆積することにより、その
側壁を保護することによって選択比を高くしているわけ
であるが、本発明方法においては、そのポリマの生成量
をさらに多くすることで、開口部の底面つまり基板1の
表面にもポリマを積極的に堆積し、このポリマ層4をS
i基板へのイオン衝撃の緩衝材とすることで、Si基板
の表面層の結晶欠陥を軽減する。
【0008】
【実施例】  本発明方法の実施例を、以下、図面に基
づいて説明する。図1は本発明方法の実施例を説明する
図である。まず、(a) に示すように、Si基板1の
表面上に形成した酸化膜2上に、フォトレジストを一様
に積層し、次いで、そのフォトレジスト膜を露光・現像
して、所定パターンのマスク3を得る。
【0009】次に、RIEにより酸化膜2のエッチング
を行うことによってコンタクトホールを開口するわけで
あるが、本発明方法においては、そのエッチング条件を
、 (1) 反応ガスとしてCx(Hy)Fz 系ガスにお
いて、x/z比が例えば1/2程度(通常は1/3程度
)と大きいガスを使用する。 (2) Si基板1(ウェハ)を0℃以下の低温に保持
して、 −(CF)n − 型のポリマが生成され易い
温度条件とする。に設定する。このような条件によって
RIEを行うと、ポリマが多量に生成され(b) に示
すように、エッチング末期においては、そのポリマはコ
ンタクトホール5の側壁のみならず、Si基板1の露呈
面上にも堆積される。従って、Si基板1の表面層は、
堆積したポリマ4に保護され、そのポリマ4がエッチン
グによる基板1表面層へのイオン衝撃の緩衝材となって
、Si基板1の表面層の結晶欠陥は低減する。
【0010】なお、上記の温度設定条件は、基板温度が
高温(常温:20℃程度)であると、−(CF)n −
 型ポリマよりもSiF系の生成物が生成され易く、こ
の点を考慮したものである。また、低温であっても、S
iF系生成物は生成されるが、その量は少なく、しかも
SiFは蒸気圧が高いことから、形成されるコンタクト
ホールから容易に排出される。
【0011】ここで、本発明方法の実施例によってSi
基板1の表面にポリマを堆積した場合と、ポリマを堆積
させずにコンタクトホールを開口した場合の、それぞれ
の結晶欠陥層の深さを測定したところ、図2に示すよう
に、ポリマを堆積した場合には(a) 、その欠陥層の
深さdは300Åであったのに対し、ポリマの堆積のな
い場合には(b) 、欠陥層の深さDは500Åと深く
、ポリマの堆積により結晶欠陥が減少することが判明し
た。また、ポリマを堆積することで、RIEによるSi
基板1の損傷も少ないことも確認できた。
【0012】なお、本発明方法に用いる反応ガスとして
は、Cx(Hy)Fz 系ガスに限られることなく、エ
ッチングにポリマを多量に生成するガスであれば、他の
ガスを用いてもよい。
【0013】
【発明の効果】  以上説明したように、本発明によれ
ば、コンタクトホールを開口する際のエッチングの末期
に、エッチングによって発生するポリマ等の反応生成物
を半導体基板の表面に堆積させるので、その堆積した反
応生成物が基板へのイオン衝撃に対する緩衝材となって
基板表面層の結晶欠陥が低減する。これによって、コン
タクトホールを開口すべきデバイスが、サブミクロン以
後で、ジャンクション深さが浅いデバイスであっても、
後工程である基板エッチングつまり結晶欠陥層の除去を
容易に行うことが可能となる。
【図面の簡単な説明】
【図1】  本発明方法の実施例を説明するための図

図2】  本発明方法の作用説明図
【図3】  従来の一般的なRIEによってコンタクト
ホールを開口した場合と、その後に基板エッチングを行
った場合の、それぞれのコンタクトホール部の断面形状
を模式的に示す図
【符号の説明】
1・・・・Si基板 2・・・・酸化膜 3・・・・マスク 4・・・・ポリマ(反応生成物) 5・・・・コンタクトホール d・・・・結晶欠陥層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  半導体装置の製造プロセスで、基板上
    の酸化膜を、所定パターンのマスクを用いてエッチング
    することによりコンタクトホールを開口する方法におい
    て、上記エッチングの末期に露呈する上記基板の表面に
    、当該エッチングによって発生する反応生成物を堆積さ
    せることを特徴とする、半導体装置の製造方法。
JP15027591A 1991-06-21 1991-06-21 半導体装置の製造方法 Pending JPH04372127A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170531A (ja) * 1988-12-23 1990-07-02 Fujitsu Ltd 半導体装置の製造方法
JPH04350933A (ja) * 1991-05-28 1992-12-04 Sony Corp ドライエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170531A (ja) * 1988-12-23 1990-07-02 Fujitsu Ltd 半導体装置の製造方法
JPH04350933A (ja) * 1991-05-28 1992-12-04 Sony Corp ドライエッチング方法

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