JPH0437219A - クロツク発生回路及び本回路を用いた情報処理装置 - Google Patents
クロツク発生回路及び本回路を用いた情報処理装置Info
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- JPH0437219A JPH0437219A JP2141399A JP14139990A JPH0437219A JP H0437219 A JPH0437219 A JP H0437219A JP 2141399 A JP2141399 A JP 2141399A JP 14139990 A JP14139990 A JP 14139990A JP H0437219 A JPH0437219 A JP H0437219A
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- frequency
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック発生回路に係り、特にクロックに基づ
いて論理動作が行われる情報処理装置に内蔵される半導
体集積回路装置のタロツク発生回路に関する。
いて論理動作が行われる情報処理装置に内蔵される半導
体集積回路装置のタロツク発生回路に関する。
クロックに基づいて論理動作が行なわれる情報処理装置
では、内部論理の誤動作防止や高速化のためにクロック
のタイミングの管理が重要である。
では、内部論理の誤動作防止や高速化のためにクロック
のタイミングの管理が重要である。
特に、複数の情報処理装置がある場合、情報処理装置間
でのデータ転送を確実にかつ高速に行なうために、各情
報処理装置のクロックが同期しているとともに、クロッ
クスキューと呼ばれるクロック間の位相変動が小さいこ
とが望ましい。
でのデータ転送を確実にかつ高速に行なうために、各情
報処理装置のクロックが同期しているとともに、クロッ
クスキューと呼ばれるクロック間の位相変動が小さいこ
とが望ましい。
このような要求を満たすため、従来は特開昭６３−２６
８０２０号公報に記載のように、外部信号と同期したク
ロックを発生させるクロック発生回路を用いていた。ま
た、このようなりロック発生回路については、アイ イ
ー イー イー ジャーナルオブ ソリッド ステート
、サーキッッ、ニスシー２２．ナンバー２ （１９８７
年）第２５５頁から第２６１頁（ＩＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅＣｉｒｃｕｉｔｓ
、 ＶｏＲ，ＳＣ２２，Ｎｎ２（１９８７）ｐ ｐ２２
５−２’６１）に論じられているように、位相同期ルー
プ（以下ＰＬＬと略す： Ｐｈａｓｅ−ＬｏｃｋｅｄＬ
ｏｏρ）を用いることが示されている。
８０２０号公報に記載のように、外部信号と同期したク
ロックを発生させるクロック発生回路を用いていた。ま
た、このようなりロック発生回路については、アイ イ
ー イー イー ジャーナルオブ ソリッド ステート
、サーキッッ、ニスシー２２．ナンバー２ （１９８７
年）第２５５頁から第２６１頁（ＩＥＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅＣｉｒｃｕｉｔｓ
、 ＶｏＲ，ＳＣ２２，Ｎｎ２（１９８７）ｐ ｐ２２
５−２’６１）に論じられているように、位相同期ルー
プ（以下ＰＬＬと略す： Ｐｈａｓｅ−ＬｏｃｋｅｄＬ
ｏｏρ）を用いることが示されている。
このＰＬＬを用いた従来のクロック発生回路のブロック
構成を第２図に示す。クロック発生回路１００は、位相
比較器１０．ローパスフィルタ（ＬＰＦ）２０．電圧制
御発振器（ＶＣ○）３ｏ。
構成を第２図に示す。クロック発生回路１００は、位相
比較器１０．ローパスフィルタ（ＬＰＦ）２０．電圧制
御発振器（ＶＣ○）３ｏ。
分周器４０から成るＰＬＬで構成されている。ここで１
位相比較器１ｏは外部信号に係るタイミング信号ＳＴと
同期クロック信号ＣＰとの位相差を常に比較し、この位
相差によって生じる出力をＬＰＦ２０で平滑し、ｖＣ○
３０の制御信号として与える。ｖＣ○３０はＬＰＦ２０
の出力に応じて発振周波数を増減し、分局器４０を介し
て同期クロック信号として出力する帰還系となっている
。
位相比較器１ｏは外部信号に係るタイミング信号ＳＴと
同期クロック信号ＣＰとの位相差を常に比較し、この位
相差によって生じる出力をＬＰＦ２０で平滑し、ｖＣ○
３０の制御信号として与える。ｖＣ○３０はＬＰＦ２０
の出力に応じて発振周波数を増減し、分局器４０を介し
て同期クロック信号として出力する帰還系となっている
。
このクロック発生回路は、タイミング信号の位相が同相
クロック信号の位相よりも進んでいるときは１位相比較
器１０はその位相差を検出し、ＬＰＦ２０を介して■Ｃ
○３ｏの発振周波数を上げるように動作する。ＶＣＯ３
０の発振周波数が上がれば同期クロック信号の周波数が
上がるため、同期クロック信号の位相は進み、タイミン
グ信号との位相を小さくするよう動作する。逆にタイミ
ング信号の位相が同期クロック信号の位相よりも遅れて
いるときは、同期クロック信号の位相を遅らせるように
動作するため、タイミング信号と同期クロック信号との
位相差を同様に小さくなる。
クロック信号の位相よりも進んでいるときは１位相比較
器１０はその位相差を検出し、ＬＰＦ２０を介して■Ｃ
○３ｏの発振周波数を上げるように動作する。ＶＣＯ３
０の発振周波数が上がれば同期クロック信号の周波数が
上がるため、同期クロック信号の位相は進み、タイミン
グ信号との位相を小さくするよう動作する。逆にタイミ
ング信号の位相が同期クロック信号の位相よりも遅れて
いるときは、同期クロック信号の位相を遅らせるように
動作するため、タイミング信号と同期クロック信号との
位相差を同様に小さくなる。
すなわち、クロック発生回路１００はタイミング信号と
同期クロック信号との位相差を同期させ、かつ周波数が
一致するよう動作し、自動周波数制御の役目を果たして
いる。
同期クロック信号との位相差を同期させ、かつ周波数が
一致するよう動作し、自動周波数制御の役目を果たして
いる。
まず、上記従来技術の問題点について説明する。
第２図のクロック発生回路１００では、各部１０〜４０
で構成するＰＬＬの帰還系により、タイミング信号と同
期クロック信号との位相同期と周波数の一致を実現して
いる。しかし、同期クロック信号の周波数範囲はＶＣＯ
３０の発振周波数可変範囲で制限されるので周波数範囲
を広くするにはｖＣＯの利得を大きくしなければならな
い。一方、タロツクスキューを低減するには、ｖＣＯの
利得又はＬＰＦの広域利得を小さくすることでＰＬＬの
一巡ループ利得を小さくしなければならない。
で構成するＰＬＬの帰還系により、タイミング信号と同
期クロック信号との位相同期と周波数の一致を実現して
いる。しかし、同期クロック信号の周波数範囲はＶＣＯ
３０の発振周波数可変範囲で制限されるので周波数範囲
を広くするにはｖＣＯの利得を大きくしなければならな
い。一方、タロツクスキューを低減するには、ｖＣＯの
利得又はＬＰＦの広域利得を小さくすることでＰＬＬの
一巡ループ利得を小さくしなければならない。
このように、同期クロック信号の周波数範囲拡大と、タ
ロツクスキューの低減はｖＣＯの利得だけでは両立でき
ない。前記アイ イー イー イージャーナル オブ
ソリッド ステート、サーキツッ、ニス シー２２．ナ
ンバー２（１９８７年）第２５５頁から第２６１頁に示
されているクロック発生回路では、ＬＰＦの広域利得を
小さくして両立を図っている。ここで、広域利得を小さ
くするとＬＰＦの時定数が小さくなりＰＬＬが不安定に
なるため、０．１μＦの外部コンデンサを用いて時定数
を確保していた。このように、コンデンサを外付けにす
ると、リードピンを介してノイズが入り同期クロック信
号のスキューが大きくなる問題があった。
ロツクスキューの低減はｖＣＯの利得だけでは両立でき
ない。前記アイ イー イー イージャーナル オブ
ソリッド ステート、サーキツッ、ニス シー２２．ナ
ンバー２（１９８７年）第２５５頁から第２６１頁に示
されているクロック発生回路では、ＬＰＦの広域利得を
小さくして両立を図っている。ここで、広域利得を小さ
くするとＬＰＦの時定数が小さくなりＰＬＬが不安定に
なるため、０．１μＦの外部コンデンサを用いて時定数
を確保していた。このように、コンデンサを外付けにす
ると、リードピンを介してノイズが入り同期クロック信
号のスキューが大きくなる問題があった。
本発明の目的は、広い範囲で周波数が変化する外部入力
のタイミング信号に追従して動作し、小さなりロックス
キューの同期クロック信号を発生するクロック発生回路
を提供することにある。
のタイミング信号に追従して動作し、小さなりロックス
キューの同期クロック信号を発生するクロック発生回路
を提供することにある。
上記目的は、位相比較手段と該位相比較手段の出力を平
滑するループフィルタ手段と該ループフィルタ手段の出
力レベルに応じた周波数信号を発生する電圧制御発振手
段を有し、該発振周波数信号の位相と外部から入力され
るタイミング信号とを前記位相比較手段に入力し、該タ
イミング信号に同期した同期クロック信号を出力する構
成のクロック発生回路において、前記ローパスフィルタ
手段の出力を入力とし前記電圧制御発振手段の自走周波
数を変化させる自走周波数制御手段を設けることで達成
している。
滑するループフィルタ手段と該ループフィルタ手段の出
力レベルに応じた周波数信号を発生する電圧制御発振手
段を有し、該発振周波数信号の位相と外部から入力され
るタイミング信号とを前記位相比較手段に入力し、該タ
イミング信号に同期した同期クロック信号を出力する構
成のクロック発生回路において、前記ローパスフィルタ
手段の出力を入力とし前記電圧制御発振手段の自走周波
数を変化させる自走周波数制御手段を設けることで達成
している。
ＰＬＬは、タイミング信号の周波数が同期クロンク信号
よりも高くなると、ループフィルタ手段の出力を高い方
に変化させる。また、自走周波数制御手段は、ループフ
ィルタ手段の出力が高くなると電圧制御発振手段の発振
する中心周波数を高いほうに変化させる。それらによっ
て、タイミング信号の周波数が高くなると、クロック発
生回路の同期クロック信号の周波数範囲も周波数の高い
ほうに変化させる。逆に、タイミング信号の周波数が低
くなると、同期クロック信号の周波数範囲を周波数の低
いほうに変化させる。このように、自走周波数制御手段
を有するクロック発生回路はタイミング信号の周波数に
応じて同期クロック信号の周波数範囲が変化されるので
広い周波数のタイミング信号に同期できる。
よりも高くなると、ループフィルタ手段の出力を高い方
に変化させる。また、自走周波数制御手段は、ループフ
ィルタ手段の出力が高くなると電圧制御発振手段の発振
する中心周波数を高いほうに変化させる。それらによっ
て、タイミング信号の周波数が高くなると、クロック発
生回路の同期クロック信号の周波数範囲も周波数の高い
ほうに変化させる。逆に、タイミング信号の周波数が低
くなると、同期クロック信号の周波数範囲を周波数の低
いほうに変化させる。このように、自走周波数制御手段
を有するクロック発生回路はタイミング信号の周波数に
応じて同期クロック信号の周波数範囲が変化されるので
広い周波数のタイミング信号に同期できる。
さらに、動作周波数範囲は自走周波数制御手段により確
保できるので、ｖＣＯの利得を小さくして同期クロック
信号のスキューをを低減できる。
保できるので、ｖＣＯの利得を小さくして同期クロック
信号のスキューをを低減できる。
以下、本発明の一実施例を図面を用いて説明する。第１
図は本発明の第１の実施例のブロック構成を示す。図示
のように本実施例は、ＰＬＬを用いたタロツク発生回路
１００であり、第２図の従来例と同一符号のものは同一
の機能・構成を有する部分である。図において第２図の
従来例と異なるところは、ループフィルタの出力信号Ｖ
Ｆを入力とし、その電圧に応じてＶＣＯ３０の発振する
中心周波数を変化させる自走周波数制御回路５０が設け
られていることである。
図は本発明の第１の実施例のブロック構成を示す。図示
のように本実施例は、ＰＬＬを用いたタロツク発生回路
１００であり、第２図の従来例と同一符号のものは同一
の機能・構成を有する部分である。図において第２図の
従来例と異なるところは、ループフィルタの出力信号Ｖ
Ｆを入力とし、その電圧に応じてＶＣＯ３０の発振する
中心周波数を変化させる自走周波数制御回路５０が設け
られていることである。
この制御回路５０は、ＬＰＦ、２．０の出力でｖＣＯ３
ｏの発振する中心周波数を変化させる信号Ｉｏを出力す
る。タイミング信号ＳＴの周波数が同期クロック信号Ｃ
Ｐよりも高くなると、ＰＬＬはり、ＰＦ２０の出力を高
い方に変化させる。この変化により、制御回路ＳＯは、
ＶＣＯ３０の発振する中心周波数を高い方に変化させる
信号１ｏを出力する。逆に、タイミング信号の周波数が
低くなると、ＶＣＯ３０の中心周波数を低い方に変化さ
せる。
ｏの発振する中心周波数を変化させる信号Ｉｏを出力す
る。タイミング信号ＳＴの周波数が同期クロック信号Ｃ
Ｐよりも高くなると、ＰＬＬはり、ＰＦ２０の出力を高
い方に変化させる。この変化により、制御回路ＳＯは、
ＶＣＯ３０の発振する中心周波数を高い方に変化させる
信号１ｏを出力する。逆に、タイミング信号の周波数が
低くなると、ＶＣＯ３０の中心周波数を低い方に変化さ
せる。
この動作を第３図に示すｖＣＯの特性図で説明する。こ
の特性はｖＣＯの入力電圧ＶＦと出力信号ＣＰ○の周波
数の関係を示したものである。タイミング信号ＳＴの周
波数が同期クロック信号ＣＰよりも高くなりＬＰＦ２０
の出力が高い方に変化すると、自走周波数の制御信号Ｉ
ＯがＩＯに変化し、ｖＣＯの中心周波数が高いほうに変
化する。逆に、タイミング信号の周波数が低くなると、
制御信号ＩｏはＩｏ に変化し、ｖＣＯの中心周波数
を低い方に変化する。
の特性はｖＣＯの入力電圧ＶＦと出力信号ＣＰ○の周波
数の関係を示したものである。タイミング信号ＳＴの周
波数が同期クロック信号ＣＰよりも高くなりＬＰＦ２０
の出力が高い方に変化すると、自走周波数の制御信号Ｉ
ＯがＩＯに変化し、ｖＣＯの中心周波数が高いほうに変
化する。逆に、タイミング信号の周波数が低くなると、
制御信号ＩｏはＩｏ に変化し、ｖＣＯの中心周波数
を低い方に変化する。
ここで、同期クロック信号ＣＰはＶＣＯ３０の発振出力
信号ＣＰＯを分周器４０で分周した信号である。したが
って、同期クロック信号ＣＰの周波数範囲はＶＣＯ３０
の発振周波数範囲と比例関係にある。
信号ＣＰＯを分周器４０で分周した信号である。したが
って、同期クロック信号ＣＰの周波数範囲はＶＣＯ３０
の発振周波数範囲と比例関係にある。
このように、本実施例によればタイミング信号ＳＴの周
波数に応じて同期クロック信号の周波数範囲が変化され
るので広い周波数のタイミング信号に同期できる。さら
に、ｖＣＯの動作周波数は自走周波数制御回路で変化さ
せるので、ｖＣＯの利得を小さくしてスキューを低減で
きる。したがって、本実施例によればタイミング信号Ｓ
Ｔの周波数変化に対応可能な広い周波数範囲で動作し、
かつスキューが小さいタロツク発生回路を実現できる。
波数に応じて同期クロック信号の周波数範囲が変化され
るので広い周波数のタイミング信号に同期できる。さら
に、ｖＣＯの動作周波数は自走周波数制御回路で変化さ
せるので、ｖＣＯの利得を小さくしてスキューを低減で
きる。したがって、本実施例によればタイミング信号Ｓ
Ｔの周波数変化に対応可能な広い周波数範囲で動作し、
かつスキューが小さいタロツク発生回路を実現できる。
第４図に本発明の他の実施例のブロック図を示す。第１
図の従来例と同一の機能・構成を有する部分は同一符号
で示している。ここでは、ＬＰＦ２０、ｖＣＯ３０，自
走周波数制御回路５０のブロック構成を詳しく示してい
る。なお、各ブロックの具体的な実施例については第５
〜９図により、後述する。
図の従来例と同一の機能・構成を有する部分は同一符号
で示している。ここでは、ＬＰＦ２０、ｖＣＯ３０，自
走周波数制御回路５０のブロック構成を詳しく示してい
る。なお、各ブロックの具体的な実施例については第５
〜９図により、後述する。
第４図において、ＬＰＦ２０は、定電流回路２１．２２
と、コンデンサ２３と、ＭＯＳトランジスタ２４．２５
と、抵抗２６〜２８で構成される。ここで、ＬＰＦ２０
の入力信号である位相比較器１０の出力ＰＵ、ＰＤのパ
ルス幅は、タイミング信号ＳＴと同期クロック信号ＣＰ
Ｕの位相差で変化する。定電流回路２１．２２は、これ
らのパルス信号でスイッチングされるので、コンデンサ
２３には前記ＳＴとＣＰの位相差に比例した電流が流れ
る。この結果、コンデンサ２３の電圧ＶＦＣは前記ＳＴ
とＣＰの位相差を積分した信号となる。
と、コンデンサ２３と、ＭＯＳトランジスタ２４．２５
と、抵抗２６〜２８で構成される。ここで、ＬＰＦ２０
の入力信号である位相比較器１０の出力ＰＵ、ＰＤのパ
ルス幅は、タイミング信号ＳＴと同期クロック信号ＣＰ
Ｕの位相差で変化する。定電流回路２１．２２は、これ
らのパルス信号でスイッチングされるので、コンデンサ
２３には前記ＳＴとＣＰの位相差に比例した電流が流れ
る。この結果、コンデンサ２３の電圧ＶＦＣは前記ＳＴ
とＣＰの位相差を積分した信号となる。
また、ＭｏＳトランジスタ２４．２５も前記パルス信号
ＳＴ、ＣＰでスイッチングされるので、抵抗２６〜２８
で分圧した電圧ＶＦＲは、前記ＰＵ、ＰＤと等しいパル
ス幅で変化し、その平均電圧は前記ＳＴとＣＰの位相差
に比例する。このように、ＬＰＦ２０は位相差に比例し
た電圧ＶＦＲと位相差を積分した電圧ＶＦＣを出力する
。
ＳＴ、ＣＰでスイッチングされるので、抵抗２６〜２８
で分圧した電圧ＶＦＲは、前記ＰＵ、ＰＤと等しいパル
ス幅で変化し、その平均電圧は前記ＳＴとＣＰの位相差
に比例する。このように、ＬＰＦ２０は位相差に比例し
た電圧ＶＦＲと位相差を積分した電圧ＶＦＣを出力する
。
ＶＣ０３０はＶ／Ｉ３１．加算回路３３．電流制御発振
器（ＣＣＯ）３２で構成し、ＬＰＦ２０の出力電圧ＶＦ
ＣとＶＦＲの電圧差はＶ／Ｉ３１で電流に変換される。
器（ＣＣＯ）３２で構成し、ＬＰＦ２０の出力電圧ＶＦ
ＣとＶＦＲの電圧差はＶ／Ｉ３１で電流に変換される。
ＣＣＯ３２はこの電流と前記制御回路５０の制御電流Ｉ
Ｏ和に比例した周波数の信号ｃｐｏを出力する。
Ｏ和に比例した周波数の信号ｃｐｏを出力する。
自走周波数制御回路５０は、電圧電流変換回路（Ｖ／Ｉ
）５１．５２とコンデンサ５３で構成されている。ここ
で、Ｖ／Ｉ５１は入力電圧ＶＦＲとＶ／Ｉ内部の基準電
圧ＶＲＦとの差を電流に変換するよう動作し、この電流
はコンデンサ５３で積分される。この結果、コンデンサ
５３の電圧はＬＰＦ２０の出力電圧ＶＦＣが基準電圧Ｖ
Ｐ、 Ｆと等しくなった点で安定する。Ｖ／Ｉ５２は
この電圧をｖＣＯの自走周波数制御電流Ｉｏに変換して
出力する。
）５１．５２とコンデンサ５３で構成されている。ここ
で、Ｖ／Ｉ５１は入力電圧ＶＦＲとＶ／Ｉ内部の基準電
圧ＶＲＦとの差を電流に変換するよう動作し、この電流
はコンデンサ５３で積分される。この結果、コンデンサ
５３の電圧はＬＰＦ２０の出力電圧ＶＦＣが基準電圧Ｖ
Ｐ、 Ｆと等しくなった点で安定する。Ｖ／Ｉ５２は
この電圧をｖＣＯの自走周波数制御電流Ｉｏに変換して
出力する。
第５図に位相比較器１０の一実施例を示す。本回路は、
インバータ１０１と１０２，１１２と１１３．２人力Ｎ
ＡＮＤ１０３〜１０８．３人力ＮＡＮＤ１１０と１１１
．４人力ＮＡＮＤ１０９のゲート回路から構成されてい
る周波数・位相比較型の位相比較器である。これらの回
路によりタイミング信号ＳＴと同期クロック信号ＣＰと
の立ち上がりの位相差をパルス信号ＰＵ、ＰＤに変換し
て出力する。
インバータ１０１と１０２，１１２と１１３．２人力Ｎ
ＡＮＤ１０３〜１０８．３人力ＮＡＮＤ１１０と１１１
．４人力ＮＡＮＤ１０９のゲート回路から構成されてい
る周波数・位相比較型の位相比較器である。これらの回
路によりタイミング信号ＳＴと同期クロック信号ＣＰと
の立ち上がりの位相差をパルス信号ＰＵ、ＰＤに変換し
て出力する。
この動作を第６図に示すタイミングチャートで説明する
。タイミング信号ＳＴの位相が同期クロック信号の位相
より進んでいるときは、図中（Ａ）で示すように信号Ｐ
Ｕに位相差に相当するパルス幅のパルス信号を出力する
。逆に遅れているときは、図中（Ｂ）で示すように信号
ＰＤに位相差に相当する信号を出力する。タイミング信
号ＳＴと位相が同期クロック信号ＣＰの立ち上がりが一
致したときが同期状態であり、図中（Ｃ）で示すように
いずれの出力にも変化がない。
。タイミング信号ＳＴの位相が同期クロック信号の位相
より進んでいるときは、図中（Ａ）で示すように信号Ｐ
Ｕに位相差に相当するパルス幅のパルス信号を出力する
。逆に遅れているときは、図中（Ｂ）で示すように信号
ＰＤに位相差に相当する信号を出力する。タイミング信
号ＳＴと位相が同期クロック信号ＣＰの立ち上がりが一
致したときが同期状態であり、図中（Ｃ）で示すように
いずれの出力にも変化がない。
すなわち、本実施例では、タイミング信号ＳＴと同期ク
ロック信号ＣＰとの位相差をＰＵ、ＰＤのパルス幅に変
換して出力している。
ロック信号ＣＰとの位相差をＰＵ、ＰＤのパルス幅に変
換して出力している。
第７図にループフィルタ２０の一実施例を示す。
本実施例はインバータゲート回路２０１，２０２゜２１
２．２０６と、ＭＯＳトランジスタ２０４゜２０５．２
０７，２０８，２１０，２１３，２１４゜２２１〜２２
４と、抵抗２０３，２１５〜２１６、コンデンサ２１１
で構成している。ここで、ＭＯＳトランジスタ２０４，
２０５，２１０及び２０７゜２０８はそれぞれカレント
ミラー回路を構成し。
２．２０６と、ＭＯＳトランジスタ２０４゜２０５．２
０７，２０８，２１０，２１３，２１４゜２２１〜２２
４と、抵抗２０３，２１５〜２１６、コンデンサ２１１
で構成している。ここで、ＭＯＳトランジスタ２０４，
２０５，２１０及び２０７゜２０８はそれぞれカレント
ミラー回路を構成し。
抵抗２０３で決定される定電流をＭＯＳ）−ランジスタ
２１１〜２２４で構成する電流スイッチに供給されてい
る。この電流スイッチは位相比較器１０の出力信号ＰＵ
、ＰＤと、それらをインバータゲート２０１．２０２で
反転した信号で差動で駆動している。このため、カレン
トミラーの出力であるＭＯＳトランニスタ２０８及び２
１０のドレイン電流の変化がなく、高速な電流スイッチ
が可能となる。又、入出力を接続したインノく一タゲー
ト２０６はダミースイッチのＭＯＳトランジスタ２２１
と２２３のドレインにバイアスを与えるものであり、本
回路により、差動ＭＯＳスイッチ、２１１〜２１４のド
レイン電圧が等しくなるので、寄生容量チャージシェア
が小さく、精度良く電流切換ができる。このように、高
速でかつ精度良くスイッチングされた電流をコンデンサ
に流すことができるので、出力電圧ＶＦＣは正確な入力
位相の積分値となる。
２１１〜２２４で構成する電流スイッチに供給されてい
る。この電流スイッチは位相比較器１０の出力信号ＰＵ
、ＰＤと、それらをインバータゲート２０１．２０２で
反転した信号で差動で駆動している。このため、カレン
トミラーの出力であるＭＯＳトランニスタ２０８及び２
１０のドレイン電流の変化がなく、高速な電流スイッチ
が可能となる。又、入出力を接続したインノく一タゲー
ト２０６はダミースイッチのＭＯＳトランジスタ２２１
と２２３のドレインにバイアスを与えるものであり、本
回路により、差動ＭＯＳスイッチ、２１１〜２１４のド
レイン電圧が等しくなるので、寄生容量チャージシェア
が小さく、精度良く電流切換ができる。このように、高
速でかつ精度良くスイッチングされた電流をコンデンサ
に流すことができるので、出力電圧ＶＦＣは正確な入力
位相の積分値となる。
一方、ＭＯＳ）−ランジスタ２１３．抵抗２１５〜２１
７．インバータゲート２１２は位相比較器１０の出力信
号ＰＵ、ＰＤで動作し、その出力ＶＦＲはＰＵ、ＰＤが
共ニ１（Ｑ １１のとき、電源電圧ＶＤＤを抵抗２１６
と２１７で分圧した電圧となり、ＰＵ又はＰＤのいずれ
かが′１″になるとＭＯＳトランジスタ２１３又は２１
４がＯＮ状態となり、出力電圧ＶＦＲをΔＶだけ正又は
負に変化する。この変化する時間は前記ＰＵ、ＰＤのパ
ルス幅と等しいので、この変化電圧の平値はタロツク発
生回路１０の入力位相差と比例する。
７．インバータゲート２１２は位相比較器１０の出力信
号ＰＵ、ＰＤで動作し、その出力ＶＦＲはＰＵ、ＰＤが
共ニ１（Ｑ １１のとき、電源電圧ＶＤＤを抵抗２１６
と２１７で分圧した電圧となり、ＰＵ又はＰＤのいずれ
かが′１″になるとＭＯＳトランジスタ２１３又は２１
４がＯＮ状態となり、出力電圧ＶＦＲをΔＶだけ正又は
負に変化する。この変化する時間は前記ＰＵ、ＰＤのパ
ルス幅と等しいので、この変化電圧の平値はタロツク発
生回路１０の入力位相差と比例する。
以上の動作により、本実施例のタイミング２０は入力位
相に比例した電圧ＶＦＲと入力位相の積分値に比例した
電圧ＶＦＣを発生している。
相に比例した電圧ＶＦＲと入力位相の積分値に比例した
電圧ＶＦＣを発生している。
第８図に電圧制御発振器３０の一実施例を示す。
本実施例はＭＯＳ）−ランジスタ３０２〜３１０゜３１
４．３１６，３１９，３２２、バイポーラトランジスタ
３１１，３１２，３１７，３１８、ダイオード３１３，
３１５、抵抗３０１．コンデンサ３２５、インバータ３
２３で構成している。ここで、トランジスタ３０２〜３
０７と抵抗３０１は入力電圧であるＶＦＣとＶＦＲの電
圧差を電流Ｉｉに変換し、ＭＯＳ）−ランジスタ３０５
と３０７のドレインから出力する。また、ＭＯ３Ｉ−ラ
ンジスタ３０８〜３０９，３１４，３１６と、バイポー
ラトランジスタ３１１，３１２，３１７，３１８、ダイ
オード３１３，３１５、コンデンサ３２５は、電流制御
発振回路を構成し、この発振周波数はＭＯ３Ｉ−ランジ
スタ３０８のドレインの電流で制御できる。この発振周
波数ｆｏは、コンデンサ３２５の容量をＣｏ 、ダイオ
ード３１３，３１５の順方向電圧をＶａεとし、ＭＯＳ
）−ランジスタ３０８〜３１０のサイズが等しいとする
と、次式％式％ また、ＭＯＳトランジスタ３１９〜３２２とインバータ
ゲート回路３２３は前記電流制御発振器の差動出力を０
〜ＶＤＤのＣＭＯＳレベルの信号に変換する回路である
。（１）式で示されるように、本実施例の電圧制御発振
回路は自走周波数制御回路からの制御電流Ｉｏで発振周
波数の中心を変えることができる。
４．３１６，３１９，３２２、バイポーラトランジスタ
３１１，３１２，３１７，３１８、ダイオード３１３，
３１５、抵抗３０１．コンデンサ３２５、インバータ３
２３で構成している。ここで、トランジスタ３０２〜３
０７と抵抗３０１は入力電圧であるＶＦＣとＶＦＲの電
圧差を電流Ｉｉに変換し、ＭＯＳ）−ランジスタ３０５
と３０７のドレインから出力する。また、ＭＯ３Ｉ−ラ
ンジスタ３０８〜３０９，３１４，３１６と、バイポー
ラトランジスタ３１１，３１２，３１７，３１８、ダイ
オード３１３，３１５、コンデンサ３２５は、電流制御
発振回路を構成し、この発振周波数はＭＯ３Ｉ−ランジ
スタ３０８のドレインの電流で制御できる。この発振周
波数ｆｏは、コンデンサ３２５の容量をＣｏ 、ダイオ
ード３１３，３１５の順方向電圧をＶａεとし、ＭＯＳ
）−ランジスタ３０８〜３１０のサイズが等しいとする
と、次式％式％ また、ＭＯＳトランジスタ３１９〜３２２とインバータ
ゲート回路３２３は前記電流制御発振器の差動出力を０
〜ＶＤＤのＣＭＯＳレベルの信号に変換する回路である
。（１）式で示されるように、本実施例の電圧制御発振
回路は自走周波数制御回路からの制御電流Ｉｏで発振周
波数の中心を変えることができる。
第９図に分周器４０の一実施例を示す。本実施例は、ク
ロンクドインバータゲート回路４０２゜４０４．４１２
，４１４とインバータゲート回路４０３、．４１３によ
る帰還形ラッチ回路４ｏ１゜４１１をインバータゲート
回路４０５を介して帰還し、各帰還形ラッチ回路を■Ｃ
Ｑの出力信号であるＣＰｏとＣＰＯをインバータゲート
回路４０６を介した信号で駆動するよう構成している。
ロンクドインバータゲート回路４０２゜４０４．４１２
，４１４とインバータゲート回路４０３、．４１３によ
る帰還形ラッチ回路４ｏ１゜４１１をインバータゲート
回路４０５を介して帰還し、各帰還形ラッチ回路を■Ｃ
Ｑの出力信号であるＣＰｏとＣＰＯをインバータゲート
回路４０６を介した信号で駆動するよう構成している。
この構成により、ｖＣ○の出力信号であるＣＰＯの周波
数を１／２に分周し、同期クロック信号ＣＰとして出力
している。
数を１／２に分周し、同期クロック信号ＣＰとして出力
している。
第１０図に自走周波数制御回路５０の一実施例を示す。
本実施例はＭＯＳトランニスタ５０２〜５０８．５１１
〜５１４、抵抗５０９，５１０、コンデンサ５１５で構
成される。ここで、ＭＯＳトランジスタ５０２〜５０８
，５１１、抵抗５０９゜５１１は入力電圧ＶＦＣを電流
に変換する電圧電流変換回路である。本回路は、抵抗５
０９と５１０で分圧した電圧Ｖ ＲＥＦと入力電圧ＶＦ
Ｃの差電圧を電流に変換しコンデンサ５１１に流す。こ
の電流出力は正負に変化しかつ、出力点は電圧変化範囲
が広いことが必要である。このため、ＰＭＯＳトランジ
スタ５０２〜５０４で構成する定電流のカレントミラー
回路と、ＮＭＯＳトランジスタ５０７と５１１で構成す
る入力電圧で変化するカレントミラー回路を設け、これ
らのカレントミラー出力を接続する構成とした。
〜５１４、抵抗５０９，５１０、コンデンサ５１５で構
成される。ここで、ＭＯＳトランジスタ５０２〜５０８
，５１１、抵抗５０９゜５１１は入力電圧ＶＦＣを電流
に変換する電圧電流変換回路である。本回路は、抵抗５
０９と５１０で分圧した電圧Ｖ ＲＥＦと入力電圧ＶＦ
Ｃの差電圧を電流に変換しコンデンサ５１１に流す。こ
の電流出力は正負に変化しかつ、出力点は電圧変化範囲
が広いことが必要である。このため、ＰＭＯＳトランジ
スタ５０２〜５０４で構成する定電流のカレントミラー
回路と、ＮＭＯＳトランジスタ５０７と５１１で構成す
る入力電圧で変化するカレントミラー回路を設け、これ
らのカレントミラー出力を接続する構成とした。
コンデンサ５１１の電圧はＭＯＳトランジスタ５１４で
電流に変換し、この電流をＭＯＳトランジスタ５１２，
５１３で構成するカレントミラーで変換し、制御電流Ｉ
ｏを出力している。
電流に変換し、この電流をＭＯＳトランジスタ５１２，
５１３で構成するカレントミラーで変換し、制御電流Ｉ
ｏを出力している。
第１１図は、第１図又は第２図のクロック発生回路を用
いて構成した情報処理装置の一実施例である。情報処理
ＬＳＩ７１０〜７３０はクロック発生回路７１１〜７１
３を内蔵している。各クロック回路はタイミング制御回
路６０から出力される共通のタイミング信号で制御され
ている。したがって各ＬＳＩ７１０〜７３０の論理ブロ
ック７１２．７１３，７２２，７２３，７３２を制御す
るクロック信号はすべて同期し、ＬＳＩ間でローカルバ
ス７５０やシステムバス７６０を介するデータ転送の同
期がとられ、データ転送を確実に行なうことができる。
いて構成した情報処理装置の一実施例である。情報処理
ＬＳＩ７１０〜７３０はクロック発生回路７１１〜７１
３を内蔵している。各クロック回路はタイミング制御回
路６０から出力される共通のタイミング信号で制御され
ている。したがって各ＬＳＩ７１０〜７３０の論理ブロ
ック７１２．７１３，７２２，７２３，７３２を制御す
るクロック信号はすべて同期し、ＬＳＩ間でローカルバ
ス７５０やシステムバス７６０を介するデータ転送の同
期がとられ、データ転送を確実に行なうことができる。
また、データ転送が確実にできることにより、高速化が
可能となり、高速な情報処理装置が実現できる。
可能となり、高速な情報処理装置が実現できる。
以上説明したように１本発明によれば、自走周波数制御
手段により、電圧制御発振手段の発振周波数範囲はルー
プフィルタ手段の出力レベルで変化するよう動作するの
で、タイミング信号の周波数が変化しても、同期クロッ
ク信号の周波数範囲をタイミング信号の周波数に同期さ
せることができる。さらに、電圧制御発振手段の利得は
タイミング信号に周波数変化に関係なく設定できるので
、電圧制御発振手段の利得を下げてクロックスキューを
低減することができる。
手段により、電圧制御発振手段の発振周波数範囲はルー
プフィルタ手段の出力レベルで変化するよう動作するの
で、タイミング信号の周波数が変化しても、同期クロッ
ク信号の周波数範囲をタイミング信号の周波数に同期さ
せることができる。さらに、電圧制御発振手段の利得は
タイミング信号に周波数変化に関係なく設定できるので
、電圧制御発振手段の利得を下げてクロックスキューを
低減することができる。
これにより、複数の情報処理装置間のデータ転送を含む
データ処理の動作を確実に同期させることが可能になる
。
データ処理の動作を確実に同期させることが可能になる
。
第１図は本発明の一実施例のクロック発生回路、第２図
は従来例のクロック発生回路、第３図は本発明の電圧制
御発振器の特性、第４図は本発明の他の実施例のクロッ
ク発生回路、第５図は位相比較器１０の一実施例の構成
図、第６図は第５図位相比較器のタイムチャート、第７
図はループフィルタ２０の一実施例の構成図、第８図は
電圧制御発振器３０の一実施例の構成図、第９図は分周
器４０の一実施例の構成図、第１０図は自走周波数制御
回路５０の一実施例の構成図、第１１図は本発明のクロ
ック発生回路を用いた情報処理装置である。 １０ 位相比較器、２０・・ループフィルタ、３０電圧
制御発振器、４０ 分周器、５０・自走周第２図 第３図 入力を灰 Ｚｂ図 （＾） （Ｂン （Ｃ）
は従来例のクロック発生回路、第３図は本発明の電圧制
御発振器の特性、第４図は本発明の他の実施例のクロッ
ク発生回路、第５図は位相比較器１０の一実施例の構成
図、第６図は第５図位相比較器のタイムチャート、第７
図はループフィルタ２０の一実施例の構成図、第８図は
電圧制御発振器３０の一実施例の構成図、第９図は分周
器４０の一実施例の構成図、第１０図は自走周波数制御
回路５０の一実施例の構成図、第１１図は本発明のクロ
ック発生回路を用いた情報処理装置である。 １０ 位相比較器、２０・・ループフィルタ、３０電圧
制御発振器、４０ 分周器、５０・自走周第２図 第３図 入力を灰 Ｚｂ図 （＾） （Ｂン （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、２つの入力信号の位相差に応じた信号を出力する位
相比較手段と、該位相比較手段の出力信号を入力し伝達
特性を制御するループフィルタ手段と、該ループフィル
タ手段の出力信号に応じた周波数の信号を発生する電圧
制御発振手段とを有し、該発振手段の出力信号に基づい
たクロック信号を出力信号するとともに、該クロック信
号と外部から与えられるタイミング信号とを前記位相比
較手段に入力してなるクロック発生回路において、前記
ループフィルタ手段の出力信号を入力とし、前記電圧制
御発振手段の自走発振周波数を制御させる自走周波数制
御手段を設けたことを特徴とするクロック発生回路。 ２、２つの入力信号の位相差に応じた信号を出力する位
相比較手段と、該位相比較手段の出力信号を入力し伝達
特性を制御するループフィルタ手段と、該ループフィル
タ手段の出力信号に応じた周波数の信号を発生する電圧
制御発振手段と、該発振手段の出力信号に基づいたクロ
ック信号を複数のクロック信号に分配する分配手段と、
前記ループフィルタ手段の出力信号を入力とし、前記電
圧制御発振手段の自走発振周波数を制御させる自走周波
数制御手段を有し、前記分配手段から出力されるクロッ
ク信号と外部から与えられるタイミング信号とを前記位
相比較手段に入力してなるクロック発生回路。 ３、特許請求の範囲第１項又は第２項において、前記自
走周波数制御手段を前記ループフイルタ手段の出力信号
を積分する積分手段と、該積分手段の出力を前記電圧制
御発振手段の自走発振周波数を制御する信号に変換する
信号変換手段で構成したことを特徴とするクロック発生
回路。 ４、特許請求の範囲第１項又は第２項において、前記ル
ープフィルタ手段を伝達特性が１次遅れとなる遅れ要素
手段と、周波数変化に対し一定となる比例要素手段で構
成し、該遅れ回路手段の出力で前記自走周波数制御手段
の入力としたことを特徴とするクロック発生回路。 ５、複数の情報処理装置がバスを介して接続され、各情
報処理装置は共通に与えられるタイミング信号に同期し
たクロック信号を発生するクロック発生手段を有し、該
クロック信号に基づいて他の情報処理間とのデータ転送
を含む処理を同期させて実行する情報処理システムにお
いて、前記各情報処理装置に設けられるクロック発生手
段が、２つの入力信号の位相差に応じた信号を出力する
位相比較手段と、該位相比較手段の出力信号を入力し伝
達特性を制御するループフィルタ手段と、該ループフィ
ルタ手段の出力信号に応じた周波数の信号を発生する電
圧制御発振手段と、前記電圧制御発振手段の自走発振周
波数を制御させる自走周波数制御手段を有し、前記電圧
制御発振手段から出力されるクロック信号と外部から与
えられるクロック信号とを前記位相比較手段に入力して
構成することを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02141399A JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02141399A JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437219A true JPH0437219A (ja) | 1992-02-07 |
| JP3080389B2 JP3080389B2 (ja) | 2000-08-28 |
Family
ID=15291098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02141399A Expired - Fee Related JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080389B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
| JP2009523394A (ja) * | 2006-01-11 | 2009-06-18 | クゥアルコム・インコーポレイテッド | 電流−モード利得分割デュアル−パスｖｃｏ |
| JP2010226327A (ja) * | 2009-03-23 | 2010-10-07 | Hioki Ee Corp | 位相同期回路 |
-
1990
- 1990-06-01 JP JP02141399A patent/JP3080389B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
| JP2009523394A (ja) * | 2006-01-11 | 2009-06-18 | クゥアルコム・インコーポレイテッド | 電流−モード利得分割デュアル−パスｖｃｏ |
| US8143957B2 (en) | 2006-01-11 | 2012-03-27 | Qualcomm, Incorporated | Current-mode gain-splitting dual-path VCO |
| JP2012186813A (ja) * | 2006-01-11 | 2012-09-27 | Qualcomm Inc | 電流−モード利得分割デュアル−パスｖｃｏ |
| JP2014239449A (ja) * | 2006-01-11 | 2014-12-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 電流−モード利得分割デュアル−パスｖｃｏ |
| JP2010226327A (ja) * | 2009-03-23 | 2010-10-07 | Hioki Ee Corp | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3080389B2 (ja) | 2000-08-28 |
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