JPH0437314A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0437314A JPH0437314A JP2145115A JP14511590A JPH0437314A JP H0437314 A JPH0437314 A JP H0437314A JP 2145115 A JP2145115 A JP 2145115A JP 14511590 A JP14511590 A JP 14511590A JP H0437314 A JPH0437314 A JP H0437314A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- test
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
この発明は基本クロックと１／２分周したクロックを発
生する回路を肩する被試験回路のテストにおける分周回
路に関するものである。
生する回路を肩する被試験回路のテストにおける分周回
路に関するものである。
従来の一般的な分周回路の一例を第５図に示し説明する
。
。
図において、１，２は直列に接続されたインバータ、３
，４は入力したクロックを１／２分周するラッチ回路で
、このラッチ回路３，４は分周回路を構成している。
，４は入力したクロックを１／２分周するラッチ回路で
、このラッチ回路３，４は分周回路を構成している。
第６図は第５図の動作説明に供するタイムチャドである
。
。
つぎに第５図に示す分周回路の動作全第６図を参照して
説明する。
説明する。
第５図において、クロック入力端子ＣＬＫ ＩＮよシ第
６図（８）に示すクロックタイミングを入力すると、イ
ンバータ１．２を通過して第６図＋ｂ）に示す基本クロ
ックＣＬＫ２ｆが出力さｎる。こ扛と同時に、クロック
入力端子ＣＬＫＩＮより人力したクロックを１／２分周
するラッチ回路３，４で構成した分周回路により１／２
分周クロックＣＬＫｆを出力する。Ｑ、ＱＣはラッチ回
路３の出力を示す。
６図（８）に示すクロックタイミングを入力すると、イ
ンバータ１．２を通過して第６図＋ｂ）に示す基本クロ
ックＣＬＫ２ｆが出力さｎる。こ扛と同時に、クロック
入力端子ＣＬＫＩＮより人力したクロックを１／２分周
するラッチ回路３，４で構成した分周回路により１／２
分周クロックＣＬＫｆを出力する。Ｑ、ＱＣはラッチ回
路３の出力を示す。
上記のような従来の分周回路では、１／２分周クロック
ＣＬＫｆ はクロック入力端子ＣＬＫ ＩＮからのク
ロック印加開始時点において「Ｈ」レベルま念は「Ｌ」
レベルのいずれかに設定され、不安定であるため、被試
験回路をテストする際の期待値パターンの設定が困１で
ある。よって、被試験回路の状態に応じて期待値パター
ンを選別しなければならず、テスター作業者の負荷が、
きく、また、テスト時間の増大を招くという課題があっ
た。
ＣＬＫｆ はクロック入力端子ＣＬＫ ＩＮからのク
ロック印加開始時点において「Ｈ」レベルま念は「Ｌ」
レベルのいずれかに設定され、不安定であるため、被試
験回路をテストする際の期待値パターンの設定が困１で
ある。よって、被試験回路の状態に応じて期待値パター
ンを選別しなければならず、テスター作業者の負荷が、
きく、また、テスト時間の増大を招くという課題があっ
た。
この発明はかかる課題を解決するためになされ念もので
、基本クロックと１／２分周したクロックを発生する回
路を有する被試験回路のテストを簡単に、かつテスト時
間の短ｉａ′ｔ−図ることができる分周回路を得ること
を目的とする。
、基本クロックと１／２分周したクロックを発生する回
路を有する被試験回路のテストを簡単に、かつテスト時
間の短ｉａ′ｔ−図ることができる分周回路を得ること
を目的とする。
この発明による分周回路は、基本クロックとその１／２
分周したクロックを発生する回路含有する被試験回路の
テストにおいて、上記基本クロックと１／２分周クロッ
クの位相がテスト開始時点で、常に固定になるように初
期値設定回路を付加したものである。
分周したクロックを発生する回路含有する被試験回路の
テストにおいて、上記基本クロックと１／２分周クロッ
クの位相がテスト開始時点で、常に固定になるように初
期値設定回路を付加したものである。
この発明においては、クロック印加開始時点において、
基本クロックと１／２分周クロックの位相を固定化する
。
基本クロックと１／２分周クロックの位相を固定化する
。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による分周回路の一実施例を示す回路
図である。
図である。
この第１図において第５図と同一符号のものは相当部分
を示し、５は初期値設定回路である。
を示し、５は初期値設定回路である。
そして、この発明においては、基本クロックと１／２分
周クロックの位相がテスト開始時点で、常に固定となる
ように初期値設定回路５を付加するように構成されて贋
る。
周クロックの位相がテスト開始時点で、常に固定となる
ように初期値設定回路５を付加するように構成されて贋
る。
第２図は第１図の動作説明に供するタイムチャートで、
（１）はクロック入力端子ＣＬＫＩＮ に印加するク
ロックを示したものであり、ｌｙｌは基本クロックＣＬ
Ｋ２ｆ、（ｃ）は１／２分周クロックＣＬＫｆを示し念
ものである。
（１）はクロック入力端子ＣＬＫＩＮ に印加するク
ロックを示したものであり、ｌｙｌは基本クロックＣＬ
Ｋ２ｆ、（ｃ）は１／２分周クロックＣＬＫｆを示し念
ものである。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
第１図において、クロック入力端子ＣＬＫＩＮよシ第２
図（ａ）に示すクロックタイミングを入力すると、イン
バータ１，２を通過して第２図（ｂ）に示す基本クロッ
クＣＬＫ２ｆ が出力される。これと同時に、クロック
入力端子ＣＬＫＩＮ より入力したクロックを１／２分
周するラッチ回路３，４で構成した分周回路により第２
図（Ｃ）に示す１／２分周クロックＣＬＫｆを出力する
。
図（ａ）に示すクロックタイミングを入力すると、イン
バータ１，２を通過して第２図（ｂ）に示す基本クロッ
クＣＬＫ２ｆ が出力される。これと同時に、クロック
入力端子ＣＬＫＩＮ より入力したクロックを１／２分
周するラッチ回路３，４で構成した分周回路により第２
図（Ｃ）に示す１／２分周クロックＣＬＫｆを出力する
。
この際、初期値設定回路５により、マスター側（前段）
のラッチ回路３の出力ＱＣ１ＨＪレベルに設定し、クロ
ック入力端子ＣＬＫＩＮ からのクロック印加開始時点
での基本クロックＣＬＫ２ｆと１／２分周クロックＣＬ
Ｋｆ の位相を固定化する。
のラッチ回路３の出力ＱＣ１ＨＪレベルに設定し、クロ
ック入力端子ＣＬＫＩＮ からのクロック印加開始時点
での基本クロックＣＬＫ２ｆと１／２分周クロックＣＬ
Ｋｆ の位相を固定化する。
なお、上記第１図に示す実施例では、分周回路のマスタ
ー側（前段）のラッチ回路３の出力ＱＣを「Ｈ」レベル
に初期設定したが、この本発明の他の実施例を示す回路
図である第３図に示すように、初期値設定回路６により
マスター側（前段）のラッチ回路３の出力Ｑを「Ｌ」レ
ベルに初期設定しても同様の効果が期待できる。この第
３図において第１図と同一部分には同一符号を付して説
明を省略する。
ー側（前段）のラッチ回路３の出力ＱＣを「Ｈ」レベル
に初期設定したが、この本発明の他の実施例を示す回路
図である第３図に示すように、初期値設定回路６により
マスター側（前段）のラッチ回路３の出力Ｑを「Ｌ」レ
ベルに初期設定しても同様の効果が期待できる。この第
３図において第１図と同一部分には同一符号を付して説
明を省略する。
第４図は第３図のマスターｇＩ４（前段）のラッチ回路
３のトランジスタ構成図である。
３のトランジスタ構成図である。
そして、この第４図に示すＮチャネルトランジスタによ
るゲート回路７．Ｐチャネルトランジスタによるゲート
回路８におけるトランジスタサイズを調整して初期値を
設定しても同様の効果が得られる。
るゲート回路７．Ｐチャネルトランジスタによるゲート
回路８におけるトランジスタサイズを調整して初期値を
設定しても同様の効果が得られる。
〔発明の効果〕
この発明は以上説明したとおシ、基本クロックとその１
／２分周したクロックを発生する回路を有する被試験回
路において、基本クロックと１／２分周クロックの位相
がテス）Ｅ始時点で、常に固定するように初期値設定回
路を付加し念ので、被試験回路の状態に応じて期待値パ
ターンを選別する必要がなく、テスト時間が短縮できる
という効果を奏する。
／２分周したクロックを発生する回路を有する被試験回
路において、基本クロックと１／２分周クロックの位相
がテス）Ｅ始時点で、常に固定するように初期値設定回
路を付加し念ので、被試験回路の状態に応じて期待値パ
ターンを選別する必要がなく、テスト時間が短縮できる
という効果を奏する。
第１図はこの発明による分周回路の一実施例を示す回路
図、第２図は第１図の動作説明に供するタイムチャート
、第３図はこの発明の他の実施例を示す回路図、第４図
は第３図のマスター＠（前段）のラッチ回路のトランジ
スタ構成図、第５図は従来の分周回路の一例を示す回路
図、第６図は第５図の動作説明に供するタイムチャート
である。 ３．４・・・・ラッチ回路、５．６・・・・初期値設定
回路。
図、第２図は第１図の動作説明に供するタイムチャート
、第３図はこの発明の他の実施例を示す回路図、第４図
は第３図のマスター＠（前段）のラッチ回路のトランジ
スタ構成図、第５図は従来の分周回路の一例を示す回路
図、第６図は第５図の動作説明に供するタイムチャート
である。 ３．４・・・・ラッチ回路、５．６・・・・初期値設定
回路。
Claims (1)
- 基本クロックとその１／２分周したクロックを発生する
回路を有する被試験回路のテストにおいて、前記基本ク
ロックと１／２分周クロックの位相がテスト開始時点で
、常に固定になるように初期値設定回路を付加したこと
を特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145115A JPH0437314A (ja) | 1990-06-01 | 1990-06-01 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145115A JPH0437314A (ja) | 1990-06-01 | 1990-06-01 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437314A true JPH0437314A (ja) | 1992-02-07 |
Family
ID=15377737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145115A Pending JPH0437314A (ja) | 1990-06-01 | 1990-06-01 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2634327A2 (en) | 2012-03-03 | 2013-09-04 | American Wave Machines, Inc. | Sequenced chamber wave generator apparatus and method |
| EP2728089A2 (en) | 2012-11-01 | 2014-05-07 | American Wave Machines, Inc. | Sequenced chamber wave generator controller and method |
-
1990
- 1990-06-01 JP JP2145115A patent/JPH0437314A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2634327A2 (en) | 2012-03-03 | 2013-09-04 | American Wave Machines, Inc. | Sequenced chamber wave generator apparatus and method |
| EP2728089A2 (en) | 2012-11-01 | 2014-05-07 | American Wave Machines, Inc. | Sequenced chamber wave generator controller and method |
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