JPH0437447B2 - - Google Patents
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- Publication number
- JPH0437447B2 JPH0437447B2 JP58099147A JP9914783A JPH0437447B2 JP H0437447 B2 JPH0437447 B2 JP H0437447B2 JP 58099147 A JP58099147 A JP 58099147A JP 9914783 A JP9914783 A JP 9914783A JP H0437447 B2 JPH0437447 B2 JP H0437447B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- logic gate
- input
- bus
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバスラインに介挿される双方向性バ
ス・バツフアに関する。
ス・バツフアに関する。
従来の双方向性バス・バツフアーの一例を第１
図に示す。この双方性バス・バツフアはバスライ
ン１，２間に介挿され、３，４は制御信号φ1、
φ2により動作するクロツクドインバータ、５，
６はインバータである。クロツクドインバータ
３、インバータ５は経路P1方向に縦続接続され、
クロツクドインバータ４、インバータ６は経路
P2方向に縦続接続される。７，８は端子で、こ
の端子はバスライン１，２に接続され、一方バス
ラインの使用方向及び遮断状況に応じて制御信号
φ1、φ2が与えられ、経路P1、P2が形成または遮
断される。
図に示す。この双方性バス・バツフアはバスライ
ン１，２間に介挿され、３，４は制御信号φ1、
φ2により動作するクロツクドインバータ、５，
６はインバータである。クロツクドインバータ
３、インバータ５は経路P1方向に縦続接続され、
クロツクドインバータ４、インバータ６は経路
P2方向に縦続接続される。７，８は端子で、こ
の端子はバスライン１，２に接続され、一方バス
ラインの使用方向及び遮断状況に応じて制御信号
φ1、φ2が与えられ、経路P1、P2が形成または遮
断される。
しかしながら上記従来の回路形式では、インバ
ータ５，６は選択されない経路であつても、選択
された経路側から動作させられ、CMOS回路構
成の場合消費電力が増大する問題があつた。そこ
で改良を加えた一例が第２図に示す回路である。
第１図との相異点は、インバータ５，６の代りに
２入力ナンドゲート９，１０を用い、各々制御信
号φ1、φ2を与えたことである。このようにタン
ドゲート９，１０を設けたことにより、遮断され
る経路P1またはP2ではナンドゲート９または１
０の出力が常に高レベルに保たれ、上記第１図の
問題点は解決される。
ータ５，６は選択されない経路であつても、選択
された経路側から動作させられ、CMOS回路構
成の場合消費電力が増大する問題があつた。そこ
で改良を加えた一例が第２図に示す回路である。
第１図との相異点は、インバータ５，６の代りに
２入力ナンドゲート９，１０を用い、各々制御信
号φ1、φ2を与えたことである。このようにタン
ドゲート９，１０を設けたことにより、遮断され
る経路P1またはP2ではナンドゲート９または１
０の出力が常に高レベルに保たれ、上記第１図の
問題点は解決される。
しかし通常バスラインには、複数個のシステム
のゲート入力が接続されている。いまバスライン
に信号がのつていない時、第２図の回路ではバス
ライン１，２共に開放状態となり、容易に電位の
変動が起こり得る。その結果上記複数個のシステ
ムのゲート入力が変動し、それに伴なう電源間の
貫通電流によりシステムの消費電力が増す。従つ
て未使用時のバスライン１，２は高レベルか低レ
ベルに保持されていることが望まれる。そこで従
来は、第３図の如く双方向性バス・バツフア１１
と共に、バス・ターミネータと呼ばれる保持回路
１２，１３が併用されていたが、この構成では双
方向性バス・バツフア１１、１個当りバス・ター
ミネータが２組必要となり、システム構成に面倒
があつた。
のゲート入力が接続されている。いまバスライン
に信号がのつていない時、第２図の回路ではバス
ライン１，２共に開放状態となり、容易に電位の
変動が起こり得る。その結果上記複数個のシステ
ムのゲート入力が変動し、それに伴なう電源間の
貫通電流によりシステムの消費電力が増す。従つ
て未使用時のバスライン１，２は高レベルか低レ
ベルに保持されていることが望まれる。そこで従
来は、第３図の如く双方向性バス・バツフア１１
と共に、バス・ターミネータと呼ばれる保持回路
１２，１３が併用されていたが、この構成では双
方向性バス・バツフア１１、１個当りバス・ター
ミネータが２組必要となり、システム構成に面倒
があつた。
本発明は上記実情に鑑みてなされたもので、従
来の如くバス・ターミネータを必要とせずに低消
費電力化が可能となる双方向性バス・バツフアを
提供しようとするものである。
来の如くバス・ターミネータを必要とせずに低消
費電力化が可能となる双方向性バス・バツフアを
提供しようとするものである。
本発明は上記目的を達成するため、バス・バツ
フア経路に設けられる論理ゲートにデータ保持機
能をもたせ、バスライン未使用時に、バスライン
を高レベル或いは低レベルに固定しておくことが
できるようにしたものである。
フア経路に設けられる論理ゲートにデータ保持機
能をもたせ、バスライン未使用時に、バスライン
を高レベル或いは低レベルに固定しておくことが
できるようにしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第４図に示す如く論理ゲート２１の出力を３
ステート出力バツフア２２の入力に接続し、論理
ゲート２３の出力を３ステート出力バツフア２４
の入力に接続する。３ステート出力バツフア２４
の出力と論理ゲート２１の入力とをバスライン１
の接続端子２５に接続し、３ステート出力バツフ
ァ２２の出力と論理ゲート２３の入力とをバスラ
イン２の接続端子２６に接続する。論理ゲート２
１の入出力端間には正帰還論理ゲート２７の出入
力端を接続し、論理ゲート２３の入出力端間には
正帰還論理ゲート２８の出入力端を接続する。
る。第４図に示す如く論理ゲート２１の出力を３
ステート出力バツフア２２の入力に接続し、論理
ゲート２３の出力を３ステート出力バツフア２４
の入力に接続する。３ステート出力バツフア２４
の出力と論理ゲート２１の入力とをバスライン１
の接続端子２５に接続し、３ステート出力バツフ
ァ２２の出力と論理ゲート２３の入力とをバスラ
イン２の接続端子２６に接続する。論理ゲート２
１の入出力端間には正帰還論理ゲート２７の出入
力端を接続し、論理ゲート２３の入出力端間には
正帰還論理ゲート２８の出入力端を接続する。
第５図は第４図を一具体例であり、論理ゲート
２１，２３をインバータ２１1２３1で実現し、３
ステート出力バツフア２２，２４をクロツクドイ
ンバータ２２1，２４1で実現し、正帰還論理ゲー
ト２７，２８をインバータ２７1，２８1で実現し
ている。
２１，２３をインバータ２１1２３1で実現し、３
ステート出力バツフア２２，２４をクロツクドイ
ンバータ２２1，２４1で実現し、正帰還論理ゲー
ト２７，２８をインバータ２７1，２８1で実現し
ている。
上記のようにバス入力論理ゲート２１1，２３1
に正帰還論理ゲート２７1，２８1を設けることに
より、データ保持機能が生じる。従つてバスライ
ン１，２の未使用時に該バスラインを高レベル或
いは低レベルに保持しておくことができ、低消費
電力化が可能となるものである。
に正帰還論理ゲート２７1，２８1を設けることに
より、データ保持機能が生じる。従つてバスライ
ン１，２の未使用時に該バスラインを高レベル或
いは低レベルに保持しておくことができ、低消費
電力化が可能となるものである。
システム構成の状況に応じては、上記正帰還ゲ
ートは片方の経路だけで充分な場合もある。その
応用例を第６図に示す。
ートは片方の経路だけで充分な場合もある。その
応用例を第６図に示す。
第７図は上記正帰還論理ゲートを、制御信号
φ1、φ2で制御したクロツクドインバータ２８2，
２７2，（1、2、φ1、φ2の反転パルス）で実現
した応用例である。ここでクロツクドインバータ
２２1の出力がフローテイングの時、クロツクド
インバータ２８2の出力でバスライン２のレベル
を固定する。一方クロツクドインバータ２４1の
出力がフローテイングの時、クロツクドインバー
タ２７2の出力でバスライン１のレベルを固定す
るものである。
φ1、φ2で制御したクロツクドインバータ２８2，
２７2，（1、2、φ1、φ2の反転パルス）で実現
した応用例である。ここでクロツクドインバータ
２２1の出力がフローテイングの時、クロツクド
インバータ２８2の出力でバスライン２のレベル
を固定する。一方クロツクドインバータ２４1の
出力がフローテイングの時、クロツクドインバー
タ２７2の出力でバスライン１のレベルを固定す
るものである。
第８図はバス入力論気ゲートにナンドゲート２
１2，２３2を用い、これをクロツクパルスφ1、φ2
で制御した応用例である。云うまでもなく他のゲ
ートで実現した場合も本発明に該当することは勿
論である。第８図ではパルスφ1が低レベルの時
のクロツクドインバータ２２1のフローテイング
をナンドゲート２１2で防ぎ、このゲート２１ａ
の高レベル出力でバスライン１のフローテイング
をなくす。一方パルスφ2が低レベルの時のクロ
ツクドインバータ２４1のフローテイングをナン
ドゲート２３2で防ぎ、このゲート２３2の高レベ
ル出力でバスライン２のフローテイングをなくつ
ようにしている。
１2，２３2を用い、これをクロツクパルスφ1、φ2
で制御した応用例である。云うまでもなく他のゲ
ートで実現した場合も本発明に該当することは勿
論である。第８図ではパルスφ1が低レベルの時
のクロツクドインバータ２２1のフローテイング
をナンドゲート２１2で防ぎ、このゲート２１ａ
の高レベル出力でバスライン１のフローテイング
をなくす。一方パルスφ2が低レベルの時のクロ
ツクドインバータ２４1のフローテイングをナン
ドゲート２３2で防ぎ、このゲート２３2の高レベ
ル出力でバスライン２のフローテイングをなくつ
ようにしている。
本発明は双方向性バス・バツフの入、出力部分
の回路構成に係わるものであり、従つて上記入出
力回路の間に、第９図の如く他の機能を有する回
路３１，３２等が構成されている場合も本発明に
該当する。
の回路構成に係わるものであり、従つて上記入出
力回路の間に、第９図の如く他の機能を有する回
路３１，３２等が構成されている場合も本発明に
該当する。
上記実施例では、制御信号φ1、φ2により開閉
する論理ゲートとして図示のクロツクドインバー
タを用いたが、これは他の論理ゲートの組み合わ
せで実現した場合も同様であり、本発明に該当す
る。第１０図に伝送ゲート２２2，２４2及びイン
バータ２２3，２４3を用いたクロツクドインバー
タによる実施例を示す。
する論理ゲートとして図示のクロツクドインバー
タを用いたが、これは他の論理ゲートの組み合わ
せで実現した場合も同様であり、本発明に該当す
る。第１０図に伝送ゲート２２2，２４2及びイン
バータ２２3，２４3を用いたクロツクドインバー
タによる実施例を示す。
上記実施例によれば次の利点が具備される。即
ち従来はシステム構成に、第３図の如く双方向バ
ス・バツフアICI個に対し、バスターミネータIC
が２個必要であつたが、本発明によるバス・ター
ミネータICが全く不要になり、システム構成が
簡単になる。また本発明ではデータ・ホールド機
能を有するため、バスラインのレベルが固定さ
れ、ノイズ等によるバスラインのゆらぎによるシ
ステムのCMOSゲートの貫通電流がなくなり、
低消費電力化がで実現できる。また本回路は、シ
ステム構成用の双方向性バス・バツフアICを念
願に置いているが、IC内部の回路にも適用でき、
その際第３図の従来技術に比べ第５図に示す構成
をとれば、インバータ数が２個減るから、素子数
がバスライン１本当り４個減るものである。
ち従来はシステム構成に、第３図の如く双方向バ
ス・バツフアICI個に対し、バスターミネータIC
が２個必要であつたが、本発明によるバス・ター
ミネータICが全く不要になり、システム構成が
簡単になる。また本発明ではデータ・ホールド機
能を有するため、バスラインのレベルが固定さ
れ、ノイズ等によるバスラインのゆらぎによるシ
ステムのCMOSゲートの貫通電流がなくなり、
低消費電力化がで実現できる。また本回路は、シ
ステム構成用の双方向性バス・バツフアICを念
願に置いているが、IC内部の回路にも適用でき、
その際第３図の従来技術に比べ第５図に示す構成
をとれば、インバータ数が２個減るから、素子数
がバスライン１本当り４個減るものである。
以上説明した如く本発明によれば、構成が簡単
化され、また低消費電力化が可能となる等の利点
を有した双方向性バス・バツフアが提供できるも
のである。
化され、また低消費電力化が可能となる等の利点
を有した双方向性バス・バツフアが提供できるも
のである。
第１図は従来の双方向性バス・バツフア回路
図、第２図はこれに改良を加えた双方向性バス・
バツフア回路図、第３図は他の従来例を示す双方
向性バス・バツフア回路図、第４図は本発明の一
実施例を示す構成図、第５図は同構成の具体的回
路図、第６図ないし第１０図は本発明の他の実施
例を示す回路図である。 １，２……バスライン、２１，２３……論理ゲ
ート、２２，２４……３ステート出力バツフア、
２７，２８……正帰還論理ゲート。
図、第２図はこれに改良を加えた双方向性バス・
バツフア回路図、第３図は他の従来例を示す双方
向性バス・バツフア回路図、第４図は本発明の一
実施例を示す構成図、第５図は同構成の具体的回
路図、第６図ないし第１０図は本発明の他の実施
例を示す回路図である。 １，２……バスライン、２１，２３……論理ゲ
ート、２２，２４……３ステート出力バツフア、
２７，２８……正帰還論理ゲート。
Claims (1)
- １ 第１の論理ゲートの出力を第１の３ステート
出力バツフアの入力に接続し、第２の論理ゲート
の出力を第２の３ステート出力バツフアの入力に
接続し、この第２の３ステート出力バツフアの出
力と前記第１の論理ゲートの入力とを第１の接続
端で接続し、前記第１の３ステート出力バツフア
の出力と前記第２の論理ゲートの入力とを第２の
接続端で接続し、前記第１、第２の論理ゲートの
少なくとも一方のゲートにおいてゲート出力から
ゲート入力に正帰還がかかるような正帰還論理ゲ
ートを接続して、前記第１、第２の接続端の少な
くとも一方の電位を、前記正帰還論理ゲートによ
る正帰還電位で固定されるようにしたことを特徴
とする双方向性バス・バツフア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099147A JPS59225422A (ja) | 1983-06-03 | 1983-06-03 | 双方向性バス・バツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099147A JPS59225422A (ja) | 1983-06-03 | 1983-06-03 | 双方向性バス・バツフア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225422A JPS59225422A (ja) | 1984-12-18 |
| JPH0437447B2 true JPH0437447B2 (ja) | 1992-06-19 |
Family
ID=14239577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099147A Granted JPS59225422A (ja) | 1983-06-03 | 1983-06-03 | 双方向性バス・バツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11349522B2 (en) | 2018-08-17 | 2022-05-31 | Keio University | Communication circuit and communication meihod |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223217A (ja) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | ダイナミツクバス回路 |
| JPS60223218A (ja) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | ダイナミツクバス回路 |
| JPS61208251A (ja) * | 1985-03-12 | 1986-09-16 | Matsushita Electronics Corp | 集積回路装置 |
| JPS62287711A (ja) * | 1986-06-05 | 1987-12-14 | Nec Corp | バツフア装置 |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63209218A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 双方向性インタ−フエイス回路 |
| US9030232B2 (en) * | 2012-04-13 | 2015-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Isolator circuit and semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592057A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Circuit for extending two-way transmission path |
-
1983
- 1983-06-03 JP JP58099147A patent/JPS59225422A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11349522B2 (en) | 2018-08-17 | 2022-05-31 | Keio University | Communication circuit and communication meihod |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59225422A (ja) | 1984-12-18 |
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