JPH0437949A - データ入力回路 - Google Patents

データ入力回路

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JPH0437949A
JPH0437949A JP2276127A JP27612790A JPH0437949A JP H0437949 A JPH0437949 A JP H0437949A JP 2276127 A JP2276127 A JP 2276127A JP 27612790 A JP27612790 A JP 27612790A JP H0437949 A JPH0437949 A JP H0437949A
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山元　誠一
Taeku Chun Muu
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、広くは、単一命令多重データプロセッサに関
し、より詳しくは、明瞭度改善形テレビジｗ　ン（Ｉｍ
ｐｒｏｖｅｄ　Ｄｅｆｉｎｉｔｉｏｎ　Ｔｅ１ｅｖ＋ｓ
＋ｏｎＳＩＤＴＶ）のようなデジタル信号処理に特別な
用途を見出すことができる、処理エレメントの一次元配
列を備えたプロセッサに関する。また、本発明は、プロ
セッサ、テレビジョン、ビデオシステム及び他のシステ
ムの改善、及びこれらの装置の作動方法及び制御方法の
改善に関するものである。
従来の技術 データ信号を高速かつ正確にリアルタイム処理すること
は、汎用のデジタル信号処理、民生用電子機器、工業用
電子機器、図形及び画像処理、計装、医療用電子機器、
軍事用電子機器、及び他人間での通信及び自動車用電子
機器への適用に望まれており、幾つかの広い技術領域を
命名している。
一般に、ビデオ（映像）信号のリアルタイム画像処理の
ようなビデオ信号処理を行う場合には、短い時間間隔で
多量のデータ操作及びデータ処理を行う必要がある。書
物−ＥｌｅＣｔｒＯｎｌＣＤｅＳｌｇｎ（１’９８４年
１０月３１日付発行、２０７〜２１８　頁）及び「巳１
ｅｃｔｒｏ口ｉｃ　Ｄｅｓｉｇｎ−社の幾つかの出版物
（１９８４年１１月１５８付発行、２８９〜３ｏｏ頁、
１９８４年１１月２９日付発行、２５７〜２６６頁、１
９３４年１２月１３日付発行、２１７〜２２６頁、及び
１９８５年１月１０日付発行、３４９〜３５６頁）にお
いて、Ｄａｖｉｓその他らは、画像処理について議論し
ている。
本願には、ビデオ信号のリアルタイム処理を行うのに特
に適している処理デバイスが開示されている。１つの実
施例において、本発明の処理デバイスは、１セツト　（
組）のデータ入力レジスタ（ＤＩＲ）及び１セツトのデ
ータ出力レジスタ（ＤＤＲ）を備えている１０２４個の
１ビット並列処理エレメントのリニア配列（リニアアレ
イ）を有している。
入力されるビデオ信号は、水平ラインタイム中に、各処
理エレメントのＤＩＲにクロックされ、その後、水平ブ
ランキング期間中に１セツトの内部レジスタファイルに
伝達される。成るデータ処理１ご適用する場合には、処
理を停止させがっデータの伝達を行うための利用可能な
休止（例えば、水平ブランキング期間〉が存在しなくな
る。−例としてのシチュｘ−／Ｂンは、信号源がビデオ
テープレコーダの出力であるときである。本発明は、信
号の連続処理を可能にする装置及こで方法を開示するも
のである。
発明の要約 簡単に説明すると、本発明は、その一実施例においては
次のように構成されている。すなわち、本発明のデータ
入力回路は、複数のレジスタファイルを備えている各メ
モリセルのＮ個の配列と、該メモリセルの配列に接続さ
れたメモリ伝達セレクタ回路であって、綬つかの前記メ
モリセルにおける１Ｊ１のセットのレジスタファイルと
第２のセットのレジスタファイルとの間でのデータの伝
達を接続し、残余の前記メモリセルにおける第３のセッ
トのレジスタファイルと第４のセットのレジスタファイ
ルとの間での伝達を解除し、前記第１のセットのし／ス
タフアイル止第２のセットのレジスタファイルとの間の
伝達の解除及び前言８第３のセットのレジスタファイル
上第４のセットのレジスタファイルとの間の伝達の接続
を交互に行なうメモリ伝達セレクタ回路とを有しており
、該メモリ伝達セレクタ回路が、前記交互に行う接続及
び接続解除を制御するクロス結合形制御セレクトライン
を備えている。
好ましい　　例の詳細な説明 以下、本発明の好ましい実施例について図面を参照しな
がら説明を行う。いくつかの図を通じて使用している類
似した参照符号は類似しているかあるいは相当する部分
を示している。
好ましい実施例のＳＶＰ　［同期ベクトル・プロセッサ
）は改良定義テレビジョン（よりＴ■）、拡張定義テレ
ビジョン（ＥＤＴＶ）システムで用いられる３−Ｄアル
ゴリズムをリアルタイムで実行することのできる汎用マ
スク・プログラマブル単命令・多重データ・縮小命令セ
ット計算（ＳｒλＩＤ−ＲＩＳＣＩ装置である。本発明
のＳｖＰは好ましい実施例ではビデオ信号を処理するも
のとして開示するが、ＳＶＰのハードウェアは、特別の
フィルタや機能をアーキテクチャに含むことがないので
、多くの異なった用途においても同様に作動する。
−ＩＪ９的には、ＳＶＰは多数の入力データを並列に処
理しようとしているいかなる状況でも使用できる。
代表的な用途、たとえば、ビデオ信号処理では、゛入力
層と出力層がデータ・ソース（たとえば、ビデオカメラ
、Ｖ　Ｃ、Ｒ、レシーバなど）データ・シンク（たとえ
ば、マスク・デイスプレィ）と同期して作動する。同時
に、計算層が、パケットのすべての要素（普通は、ＶＥ
ＣＴＯＲと呼ばれるが、テレビ／ビデオ環境では、単一
の水平方向表示線を含むすべてのサンプル）に対して同
時にプログラマブル機能を適用することによって所望の
変換を行う。こうして、ＳＶＰは同期ベクトル処理に対
してアーキテクチャ的に簡素化される。
第１図において、テレビまたはビデオのシステム１００
が同期ベクトル・プロセッサ装置１０２を包含する。シ
ステム１００はマスク走査式のＣＲＴ１０４も包含し、
これは普通のテレビ受信機で用′いられているような標
準のアナログ・ビデオ回路１０８からアナログ・ビデオ
信号を入力部１０６で受は取る。アンテナ１１０からの
ビデオ信号は、チューナを含むＲＦ、ＩＦステージ１１
２、ＩＦストリップおよび同期セパレーク回路を介して
通常の方法で増幅、濾波、ヘテロゲイン操作され、ライ
ン１１４のところにアナログ複合または成分ビデオ信号
を発生する。周波数変調した（ＦＭ）オーディオ成分の
検出が別個に行われるが、これ以上ここでは説明しない
。水平同期、垂直同期およびカラー・バーストがコント
ローラ１２５によって用いられて５ＶＰ１０２にタイミ
ングを与えるが、ＳＶＰのデータ経路の部分ではない。
ライン１１４のアナログ・ビデオ信号はアナログ・ディ
ジタル変換器１１６１こよってディジタル変換される。
ディジタル化されたビデオ信号は、ライン１１８のとこ
ろで、同期ベクトル・プロセッサ１０２に入力される。
プロセッサ１０２はライン１１８に存在するディジタル
・ビデオ信号を処理し、ライン１７０に処理済みのディ
ジタル信号を送る。この処理済みのビデオ信号は、次い
で、ディジタル・アナログ変換器１２４によってアナロ
グ変換されてから、ライン１２６を経て標準のアナログ
・ビデオ回路１０８に送られる。記録された信号その他
の標準でない信号のソース、たとえば、ビデオ・テープ
・レコーダ１３４からアナログ・ディジタル変換器１１
６にビデオ信号を与えても良い。
ＶＣＲ信号はライン１３６に送られ、チューナ１１２を
バイパスする。プロセッサ１０２は１つのフィールド・
メモリ１２０に１つ（またはそれ以上）のビデオ・フレ
ームを格納することができる。このフィールド・メモリ
は、図示例では、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ
のｋｌ　ｏ　ｄ　ｅ　Ｉ　Ｔ　＆Ｉ　Ｓ　４　ＣＩ　０
６０フイールド・メモリ装置である。フィールド・メモ
リ１２０はコントローラ１２８からライン１３８．１４
０を通して制御と刻時を受ける。
ライン１１４のビデオ信号入力は、たとえば、１４．３
２ＭＨｚ　（カラー・サブキャリヤ周波数、３５８ＭＨ
ｚの４倍）のサンプリング率でアナログ・ディジタル変
換器１１６によって８ビツトのディジクル化ビデオ・デ
ータに変換される。５ＶＰ１０２には全部で４０本の入
力ラインが通じている。先に述べたように、ディジタル
化ビデオ信号にはそのうちの８本が用いられる。他の入
力ラインはフレーム・メモリ部力部、別のテレビソース
などのための入力部として用いられる。ディジタル・ア
ナログ変換・器１２４は１４．３２ＭＨｚの率で８ビツ
ト・プロセッサ出力をアナログに変換するように改造す
ることもできる。残りの出力ラインは他の信号のために
用いることができる。あるいは、ディジタル・アナログ
変換器１１６．１２４は成る特定の目的のために所望に
応じて異なったサンプリング率で作動しても良い。
プロセッサ１０２はコントローラ１２８によって制御さ
れる。コントローラ１２８はプロセッサ１０２ヘライン
１３０を通して２４のマイクロコード制御ビットと１４
のアドレス・ビットを与える。比較的遅い速度の場合、
コントローラ１２８は過当な標準のマイクロプロセッサ
あるいはマイクロコントローラ装ヱ、たとえば、市販さ
れているＴｅｘａｓ　ＩｎｓｔｒｕｍｅｎｔｓのＭ　ｏ
　ｄ　ｅ　Ｉ　Ｔ　Ｍ　５３７０ＣＯ５０である。もっ
と速い速度では、より高速のコントローラがＲＡＭある
いはＲＯＭにソフトウェア・コードを記憶しているか、
あるいは、ステートマシンまたはシーケンサが用いられ
る。コントローラ１２８はプロセッサ１０２と同じ半導
体チップに設けられており、特に、それがアドレス・カ
ウンタを組み合わせたＲＯＭ内に格納されたコードのみ
を含んでいるときには、第１区のユニット１３２を形成
する。マイクロ命令が、−回のサイクルの範囲内で、７
つの基本ゲーティング・ＡＬＵ機能の操作を制御できる
。ＰＥのすべては同じ命令、すなわち、アーキテクチャ
指定ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉ
ｐｌｅ　Ｄａｔａ　（ＳＩＭＤ）で制御される。
第２図の好ましい実施例では、ＳＶＰ装置１０２は１０
２４個の１ビツト処理要素１０３（ＰＥ）を有する一次
元アレイを包含する。
個々のプロセッサ要素１５０が第３区に示しである。各
プロセッサ要素１０５は、４０×１に編成された４０ビ
ツト・データ入力レジスタ（ＤＩＲ）１５４と、１２８
Ｘ　１に編成された第１の１２８ビツト・レジスタ・フ
ァイル（ＲＦＯ）１５８と、作業用レジスタＡ、Ｂ、Ｃ
，Ｍ２Ｂ５と、１２８Ｘ１に編成された第２の１２８ビ
ツト・レジスタ・ファイル（ＲＦｌ）１６６と、２４×
１に編成された２４ビツト・データ出力レジスタ（ＤＯ
Ｒ）１６８とを包含する。第３図に示すプロセッサ１０
２は、さらに、ＤＩＲ／ＲＦＯレジスタ１５４／１５８
、作業用レジスタＡ、Ｂ、Ｃ，Ｍ１６２、算術論理ユニ
ット１６４の間でのデータの読み出し、書き込みを制御
する第１の読み出し／書き込み回路１５６を包含する。
第２の読み出し／書き込み回路１６７が設けてあって、
ＤＯＲ／ＲＦＩレジスタ１６６／１６８、作業用レジス
タＡ、Ｂ、Ｃ１Ｍ１６２、Ｘ　４ｔｉ論理ユニツト１６
４の間でのデータの読み出し、書き込みを制御する。
ＰＥ内のデータの流れは３つの、すべて同時に作動する
層またはパイプライン・ステップ（すなわち、入力、出
力、計算）にパイプライン化される。入力層では、デー
タ入力レジスタ（ｂＩＲ）が１パケツトのデータをワー
ド逐次的に獲得あるいは蓄積する。計算層では、プログ
ラムされた動作がワードあたりプロセッサを経て既に獲
得されたパケットのすべての要素について同時に実施さ
れる。出力層は、また別のパケットをデータ出力レジス
タ（ＤＯＲ）から比カビンへ、ここでも再び、ワード逐
次的に転送する。
計算層パイプラインの各位相内′で、多数のサイクル／
命令が必要な動作を実施する。入力・出力層、すなわち
、入力・出力バイブライン・ステップはｌサイクルあた
り１つのデータワードを蓄積するが、データのパケット
全体を転送するのに多重サイクルを用いることによって
■／○ビン要件を最小限に抑えている。ｌパケットあた
りのデータワード数は、プロセッサ要素アレイのサイズ
に対して各用途あるいはシステム主順毎にハードウェア
あるいはソフトウェアで定められる。たとえば、この好
ましい実施例では、＋（１２４である。
計算層または計算パイプライン・ステップは多重サイク
ルを用いてデータを処理する。各データに割り当てられ
たＡＬＬＩ、データ経路は１ビツト幅である、したがっ
て、多ビット・ワードについての機能は多重サイクルに
おいて計算され得る。
ＤＩＲ１５４は、入力１５１にイネーブル信号が与えら
れたときに、ライン１１８からディジタル化ビデオ信号
をロードする。このイネーブル信号は１−ｏｆ−１０２
４コミユテータ、シーケンサまたはリング・カウンタ１
４８に送られる。コミュテータ１４８は、ライン１１８
に標準のビデオ信号が存在するとき、水平ブランキング
期間の終わりにトリガ操作されて始動し、アナログ・デ
ィジタル変換器１１６のサンプリング率（周波数）と同
期した１０２４回までのサイクル中（１４，３２ｋｌＨ
ｚｌ継続する。同様に、ＤＯＲ１６８は、入力部１７２
にイネーブル信号を与えられたときに、処理済みのビデ
オ信号をライン１７０に与える。このイネーブル信号は
別の１−ｏｆ−１０２４コミユテータ、シーケンサまた
はリング・カウンタ１７４から受は取られる。コミュテ
ータ１７４は水平ブランキング期間の終わりにトリガ操
作されて始動し、アナログ・ディジタル変換器１２４の
サンプリング率と同期した１０２４サイクルにわたって
継続する。
各ＰＥはそれに最も近い４つの隣接のＰＥ（左に２つ、
右に２つ）と直接連絡している。２つのＰＦの各々が独
立したアドレス指定・読み出し−修飾−書き込みサイク
ルを行って、２つの異なったＲＦ位置を読み比し、デー
タを算術論理ユニット（ＡＬｔＪ）によって処理し、そ
の結果を一回だけのクロック・サイクルでレジスタ・フ
ァイルＲＦＯまたはＲＦ１位置の１つに書き戻すことが
できる。
外部ラインが第３図のプロセッサ・アレイにおけるプロ
セッサ要素、ＰＥ１５０、のすべてに共通に接続しであ
る。これらのラインは後に詳しく説明するが、ここで簡
単に説明しておくと、４０本のデータ入力ライン１１８
．７本のＤＩＲ／ＲＦＯライン１３１．２４本のマスク
制御ライン１３０、クロック・リセット信号ライン１４
２．１４４．２本のテスト・ライン１４６．７本のＤＯ
Ｒ／ＲＦＩアドレス・ライン１３３．２４本のデータ出
力ライン１７０および１本の１ビツト大城圧力１７８（
Ｇｏ）ラインを含む。
左左Ｚ皿】 ＳＶＰのＩ１０システムはデータ入力レジスタ１５４（
ＤＩＲ）と、データ圧力レジスタ１６８（ＤＯＲ）とを
包含する。ＤＩＲ。
ＤＯＲは、順次に、デュアルポート式メモリにアドレス
指定され、高速シフト・レジスタとして作動する。ＤＩ
Ｒ，ＤＯＲは、共に、好ましい実施例では、ダイナミッ
クメモリである。
ＤＩＲ，ＤＯＲが一般的な場合にＰＥ１５０に同期して
いるので、データがＤＯＲ／ＲＦＩとＰＨ１５０間で転
送される前に成る種の同期が行われなければならない、
これは、通常は、ビデオ用途では水平ブランキング期間
中に生じる。成る用途では、ＤＩＲＤＯＲおよびＰＥは
同期して作動し得るが、いずれにしても、レジスタのう
ちの一方のレジスタの両方のぼおとに同時に読み出し、
あるいは、書き込みを同時に行うのは勧められない。
データ、カレジスタ 再び第２図を参照して、プロセッサ１０２のＤＩＲは４
０９６０ビツトのデュアルポート式ダイナミックメモリ
である。１つのボート１１９は１０２４個の４０ビツト
のワードとして編成され、機能的には、１０２４ワード
・ライン・メモリの書き込みボートをエミュレートする
。第４図はＤＩＲ書き込みのためのタイミング図である
。
４０個のデータ入力部１１８（Ｄ１１〜０１３９）がタ
イミング信号、書き込みイネーブル１９０［ＷＥ）リセ
ット書き込み１９２（ＲＳＴ■Ｈ）および書き込みクロ
ックｌ　９４　（ＳＷＣＫ）と−緒に用いられる。
ＷＥ１９０は書き込み機能と、アドレス・ポインタ１４
８（コミュテータ）増分機能の両方を５ＷＣＫ１９４と
同期して制御する。高レベルのとき、Ｒ５ＴＷＨ１９２
ラインはアドレス・ポインタ１４８を５ＷＣＫの次の立
ち上がり縁で１０２４ワード・バッファにおける最初の
ワードにリセットする。５ＷＣＫ１９４は連続クロック
入力部である。最ン刀の２回のクロック遅延の後、デー
タ１９８の１つの４０ビツト・ワードが５ＷＣＫＩ９４
の各引き続く立ち上がり縁で書き込まれる。
データ・ワード０〜Ｎを書き込もうとしている場合、Ｗ
Ｅは５ＷＣＫのＮ＋４の立ち上がり縁について高レベル
に留まる。アドレス・ポインタ１４８は、原則として、
１−Ｏｆ−１０２４、シーケンサまたはリング・カウン
タを包含し、これは、水平ブランキング期間の終わりで
トリガ操作されて始動し、アナログ・ディジタル変換器
１１６のサンプリング周波数で同期した１０２４サイク
ルにわたって動作をＩＩ！　Ｍする。入力コミュレータ
１４８は水平走査速度の１０２４倍以上で刻時される。
出力コミュレータ１７４は、必ずしもではないが、入力
部と同じ率で刻時され得る。
ここで、説明の目的で、プロセッサ１０２が１０２４個
のプロセッサ要素を持つものとして述べたが、これ以外
の数のプロセッサ要素を持っていても良いことは了解さ
れたい。実際の数は使用されるテレビジョン信号伝送基
準、すなわち、ＮＴＳＣ，ＰＡＬ、　５ＥＣＡｋ＋ある
いは非テレビジョン用途における機能の所望システムに
関係する。
データ入力レジスタ１５４の第２ポート１２１は１０２
４ビツトからなる４０個のワードとして編成される。各
ビットは１つのプロセッサ要素１５０に対応する。ボー
ト１２１は、物理的には、ＲＦＯの絶対アドレス・スベ
ーすであり、そこにマツピングされる。したがって、Ｄ
ＩＲｌＲＦＯは互いに排他的な回路となる。アッセンブ
ラ・コードの所与のアッセンブリ言語について一方がオ
ペランドによってアドレス指定されたとき、他方はアド
レス指定されることがない。両方に対する基準を含むア
ッセンブリ言語ラインはアッセンブリ時にエラーを発生
することになる。
これについては後にもっと詳しく説明する。
ＤＩＲ１５４はＤＯＦ１１６８から独立して作動する。
したがって、それ自身のアドレス・ライン１３１とそれ
自身の制御ライン１３５のいくつかを持っている。ＤＩ
Ｒ１５４の正しい機能は多くのライン（すなわち、Ｃ２
１、Ｃ８、Ｃ２、Ｃ１，Ｃｏ）、ＷＲＭ２３４の内容に
よって、そして、アドレスＲＦＯＡ６〜ＲＦＯＡＯ（第
５図参照）によって決定される。制御ラインＣ２＝１は
ＤＩＲ１５４を選定する。７つのアドレス・ラインＲＦ
ＯＡ６〜ＲＦＯＡＯは読み出しあるいは書き込みを行う
べき１−ｏｆ−４０ビツトを選定し、Ｃ１、ＣＯは書き
込みソース（ＣＯ，Ｃ１が読み出ししない事項について
）を選定する。ラインＣ１、ＣＯの成る組み合わせでは
、ＤＩＲ１５４についての書き込みソースはＣ２１，Ｃ
８の状態ならびに作業用レジスタＭ２３４の内容に依存
する。これらはプロセッサ１０２の融通性を高め得るＭ
依存命令と呼ばれる命令を構成する。表１はＤＩＲ１５
４についての制御ライン機能を示している。
表　　１ Ｃ２１Ｃ８Ｃ２ＣＩ　　　Ｃ０Ｉ（■Ｒｋｌ）ｌ　　　
ＤＩＲについての動イ乍Ｘ　　Ｘ　　ＯＸ　　ＸＩＸＩ
ＲＦＯ退定ここで、「ｍ」は（ＲＦＯＡ６、ＲＦＯＡ５
、　、　ＲＦＯＡＯ）の二進コンビネーションであり、
○＜　＝　ｍ　＜　＝　３９の範囲にある。
範囲４０＜　＝ｍ＜　＝　１２７は予約される。
第５図のプロセッサ要素論理図はＲＦＯ１５８およびＤ
ＩＲ１５４の相互連絡を示している。
Ｃ２１，Ｃ８、Ｃ２、Ｃ１，ＣＯおよびＲＦＯＡ６〜Ｒ
ＦＯＡＯは１０２４のＰＥすべてに共通の制御／アドレ
ス・ラインである。信号Ｃ２８０およびＭ２Ｂ５は、そ
れぞれ、ＷＲＣ２４８、ＷＲＭ２３４からのものである
。
５Ｍ２６２はＡＬＵ２６ｏからのものである。
Ｒ３２２，２Ｒ３２４、Ｒ３１０，２Ｌ３１２はこのＰ
Ｅの４つの最も近いものからの信号である。４０個のＤ
ＩＲワードはコピーライテッド・キー・ニーモニックス
を用いる命令によって読み出しあるいは書き込みされる
。すなわち、ＩＮＦ　（ｍｌ（ここで、０≦ｍ≦３９）
またはＸＸ　ＩＮＰｆｍ＋　　（ここで、ＸＸはＮｅａ
ｒ−ｎｅｉｇｈｂｏｒオプションである）。
ハードウェアをより効率よくするために、同じアドレス
・ラインおよび同じハードウェアのかなりの部分をＤ工
Ｒ１５４とＤＲＯ１５８の間で共有する。
以下の表２のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは下位ビットとしてＭＳＢ、ア
ドレス・ラインＲＦＯＡ６〜ＲＦＯＡ○としての制御ラ
インＣ２（ＲＦＯＡ７）からなる。Ｃ２は、ＤＩＲ１５
４対ＲＦＯ１５８の選定が命令二一モニックに内在する
ので、アドレスと考えなれない。
表　　２ ＤＩＲ／ＲＦＯメモリマツプ　　ｈｌｊ１６　　進数　
を　示すデータ出力レジスタ ここで再び第３図を参照して、ＤＯＲ１６８は２４５７
６ビツトのデュアルポート式ダイナミックメモリである
。１つのボート１６９はそれぞれ２４ビツトの１０２４
個のワードとして編成され、１０２４ワード・ライン・
メモリの読み出しボートを機能的にエミュレートする。
データ出力部（ＤＯＯ−ＤＯ２３）１７０は第６図の読
み比しイネーブル（ＲＥ）、　リセット読み出しくＲ３
ＴＲＨ）および逐次読み出しクロック（ＳＲＣＫ）の信
号と一緒に用いられる。
５ＲＣＫ４９６は連続クロック入力である。
ＲＥ４９０は、５ＲＣＫ４９６と同期して、読み出し機
能とアドレス・ポインタ増分機能の両方を使用可能にし
たり、不能にしたりする。高レベルの場合、Ｒ３ＴＲＨ
４９４は５ＲＣＫ４９６の次の立ち上がり縁４９８で１
０２４ワード・バッファの最初のワードに対してアドレ
ス・ポインタ（コミュテータ）をリセットする。最初の
２つのクロック遅延の後、データのうちの１つの２４ビ
ツト・ワードが５ＲＣＫのその後の立ち上がり緑色にそ
の後のアクセス時間で出力される。
データ・ワード０〜Ｎを読み出そうとしている場合には
、ＲＥは５ＲＣＫのＮ＋３個の立ち上がり縁について高
レベルに留まらなければならない。
ＤＩＲ１５４について上述したように、アドレス・ポイ
ンタ１７４も同様に１−ｏｆ−１０２４コミユテータま
たはリング・カウンタを包含し得る。
データ出力レジスタ１６８の第２ボート１６７はそれぞ
れ１０２４ビツトの２４個のワードとして編成される。
各ビットは１つのプロセッサ要素１５０に対応する。Ｄ
ＯＲｌ　６８のボート１６７は、物理的にＲＦ１１６６
の絶対アドレス・スペースの一部であり、そこにマツピ
ングされている。したがって、ＤＯＲ１６８およびＲＦ
１１６６は相互に排他的な回路である。一方が所与のア
ッセンブリ・ラインを介してオペランドによってアドレ
ス指定されると、他方はアドレス指定され得ない。これ
ら両方に対する基準を含むアッセンブリ・ラインはアッ
センブリ時エラーを発生することになる。これについて
は後にもつと詳しく説明する。
ＤＯＲ１６８はＤＩＲ１５４から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３３と
それ自体の制御ライン１３７のうちのいくつかを有する
。ＤＯＲ１６８の正しい機能は多くのライン（Ｃ２１，
Ｃ５、Ｃ４゜Ｃ３）、ＷＲＭ２３４の内容およびアドレ
スＲＦＩＡ６〜ＲＦＩＡＯによっつで決定される（第５
図参照）　制御ラインＣ３＝１はＤＯＲ１６８を選定す
る。７本のアドレス・ライン１３３は読み出したり書き
込んだりしようとしている１−ｏｆ−２４ビットを選定
し、Ｃ４、Ｃ３は書き込みソースを選定する。制御ライ
ンＣ４、Ｃ３の成るコンビネーションの場合、書き込み
ソースＤＯＲ１６８はＣ２１の状態ならびに作業用レジ
スタＭ２３４の内容に依存する。これらはプロセッサー
０２の融通性を高めるＭ依存命令と呼ばれる命令を形成
する。表３はＤＯＲ１６８についての制御ライン１３０
の機能を示す。
表　　３ ＲＦｌｊ８定 ここで、ｒｑＪはイＲＦＩＡ６、ＲＦＩＡ５・・ＲＦＩ
ＡＯ）の二進コンビネーションであり、０＜＝ｑ＜＝２
３の範囲にある。
範囲２４＜＝ｑ＜＝　１２７は予約されている。
第５図の論理図はＲＦＩとＤＯＲの相互接続状態の詳細
を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ３およびＲＦ　
Ｉ　Ａ６〜ＲＦ　Ｉ　ＡＯは１０２４個すべてのＰＥに
共通の制ｆ！Ｉｌ／アドレス／データ・ラインである。
信号Ｃ２８０およびＭ２５０は、それぞれ、Ｗ　ＲＣ２
４８、Ｗ　ＲＭ　２３４からのものである。３Ｍ２６２
およびＣＹ２６４はＡＬＵ２６０からのものである。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
ＯＲ１６８、ＲＦＩ　１６６の間で共有されている。
以下の表４のメモリニマツブは８ビツト・アドレスを必
要とする。このアドレスは、下位ビットとして、ＭＳＢ
、アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯ（１３３）
　として１ｌｉｌｌ　（卸ラインＣ５（ＲＦＩＡ７）で
構成されている。Ｃ５は、ＤＯＲ１６８対ＲＦ１１１６
６の選定が命令ニモニックにビット０５分だけ内在して
いるため、アドレスとは考えられない。
表　　４ ＤＯＲ／ＲＦＩメモリ７ツブ　ｈは１６進数を示すＰＥ
レジスタ・ファイル 第３図において、各ＰＥ１５０は２つのレジスタ・ファ
イル、ＲＦＯ１５８およびＲＦ１１６６を含む。各ＲＦ
はＰＥ１５０あたり２５６ビツトの全体に対して読み出
し／書き込みメモリの１ビツト分の１２８個のワードか
らなる。
プロセッサ・アレイ１０５には２つのアドレス指定構造
があり、ＲＦ　Ｏｌ　５’　８に対する１つの１３１は
１０２４個すべてのＰＥをカバーし、ＲＦ１１６６に対
する１つの１３３は１０２４個すべてのＰＥをカバーす
る。両レジスタ・ファイルは独立したアドレス、セレク
タ、命令のラインが組み合わせであるが、同じ制御器１
３０およびタイミング１４２回路を共有している。この
ことは、両レジスタ・ファイルが同時にデータを読み出
し、電気的効率のために、互いに独立して書き込みを行
う。
ＲＦＯ１５８およびＲＦ１１６６は読み出し専用であっ
ても、あるいは、Ｃ２４８あるいはＭ２３４レジスタを
含むいくつかのソースから書き込むか、もしくは、ＡＬ
Ｕ２６０の３Ｍ２６２出力によって直接書き込みを行っ
ても良い。また、Ｍ依存命令は、状態的には、ＡＬＴＪ
２６０から直接かあるいは近接のもの１６０からＣＹ２
６４出力のようなデータ・ソースを許す。
以下の表５のｒＸＪは左隣の３１０または右隣の３２２
を表わし、ｒＸ２」はＷＲＭ２３４における値に依存し
て２番目の左隣の３１２または２番目の右隣の３２４を
表わしている。他のデータは、ＲＦを最初にこれらの場
所のうちの１つに通すことによって書き込まれ得る。
以下の表５は各レジスタ・ファイルについてのありそう
な書き込みデータ・ソースを示す。
表　　５ 上述したように、レジスタ・ファイルＲＦ○およびＲＦ
ｌは独立してアドレス指定でき、したがって、１ビツト
の乗算・蓄積作業を一回だけのプロセッサ・サイクルで
実施できる。すなわち、以下の算術式が一回のクロック
・サイクルで各ＰＥによって求められ得る。
Ｒ１ｆｐ璽　＝ｆＲＤ　ｆｎｌ　”Ｍｌ　　＋　Ｒ１（
ｐここで、 Ｍ＝ＷＲＭ　（作業用レジスタＭ）に含まれる値、ＲＯ
（ｎ）＝アドレスｎでのＲＦＯに含まれる個、 Ｒ１（ｎ）＝アドレスｐでのＲＦＩに含まれる値、 Ｒ１（ｐ）’＝アドレスｐでのＲＦＩに書き戻されるべ
き値 である。
好ましい実施例において、レジスタ・ファイル、データ
人力レジスタおよびデータ出力レジスタは読み出し専用
ダイナミックメモリであり、運転中のプログラムによっ
て暗黙のうちにリフレッシュされない限り周期的にリフ
レッシュされる。
多くの用途（たとえば、ディジタルテレビ）では、プロ
グラムは、ソフトウェアループがリフレッシュ期間より
も頻繁に繰り返される場合には、ＲＦをリフレッシュ状
態に保つことになる。
これはプログラムによって使用されている任意の配憶場
所をリフレッシュ状態に保ち、一方、使用済みのビット
を未リフレッシュ状態に留めておくことができる。また
、成るプログラムでは、リフレッシュ期間内で当該記憶
場所のすべてを読み圧すだけで、両ＲＦを確実にリフレ
ッシュすることができる。
レジスタ・ファイル０（ＲＦＯ ＲＦＯ１５８はＲＦ１１６６がら独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３１と
それ自体の１ｌｉｌｌ　ｆ卸うインのうちのいくつかを
有する。ＲＦＯ１５８の正しい機能は多（のライン（Ｃ
２１，Ｃ８、Ｃｌ−１Ｃ○）ＷＲＭ２３４の内容および
アドレスＲＦＩＡ６〜ＲＦ　ｌ　、Ａ　Ｏによっつで決
定される（第５図参照）、制Ｈ卸ライン４４８　　Ｃ２
＝○は、ＲＦ　Ｏ１５８を選定する。７本のアドレス・
ライン１３１は読み出したり書き込んだりしようとして
いる１−ｏｆ−１２８ビツトをｉｇ足し、Ｃ１、Ｃ○は
書き込みソースを選定する。制御ラインＣ１、ｃｏの成
るコンビネーションの場合、書き込みソースＲＦＯｌ　
５８はＣ２１およびＣ８の状態ならびに作業用レジスタ
Ｍ２３４の内容に依存する。これらはプロセッサ１０２
の融通性を高めるＭ依存命令と呼ば′れる命令を形成す
る。表６はレジスタ・ファイル０１５８についての制御
ライン機能を示す。
表　　６ Ｃ２１Ｃ８Ｃ２ＣＩ　　ＣＯＩ（ＷＲＭＩＤＯＲについ
ての動作 Ｘ ＤＩＲ選定 ここで、ｒｎＪは（ＲＦＯＡ６、ＲＦＯＡ５　・・ＲＦ
ＯＡＯ）の二進コンビネーションであり、０＜＝ｎ＜＝
　１２７の範囲にある。
第５図の論理図はＲＦＯ１５８とＤＩＲ１５４の相互接
続状態の詳細を示している。Ｃ２１、Ｃ８、Ｃ２、Ｃ１
、ＣＯおよびＲＦＯＡ６〜ＲＦＯＡＯは１０２４個すべ
てのＰＥに共通の制御／アドレス・ラインである。信号
Ｃ２８０およびＭ２Ｂ５は、それぞれ、ＷＲＣ２４８、
ＷＲＭ２３４からのものである。５Ｍ２６２はＡＬＵ２
６ｏからのもノテある。Ｒ３２２，２Ｒ３２４、Ｒ３１
０および２Ｌ３１２はこのＰＥに最も近い４つのものか
らの信号である。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３１と同じハードウェアのかなりの部分がＤ
ＩＲ１５４、ＲＦＯ１５８の間で共有されている。表２
のメモリ・マツプは８ビツト・アドレスを必要とする。
このアドレスは、ＭＳＢとして制御ラインＣ２で構成さ
れている。
アドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯはより下位の
ビットである。Ｃ２は、ＤＩＲ対ＲＦＯの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表２のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
レジスタ・ファイルＩ　　ＲＦＩ ＲＦ１１６６はＲＦＯ１５８から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３３と
それ自体の制御ラインのうちのいくつかを有する。ＲＦ
１１６６の正しい機能は多くのライン（Ｃ２１、Ｃ５、
Ｃ４、Ｃ３）ＷＲＭ２３４の内容およびアドレスＲＦＩ
Ａ６〜ＲＦＩＡＯ（１３３）によっつで決定される。制
御ラインＣ３＝ＯはＲＦＩを選定する。７本のアドレス
・ライン１３３は読み出したり書き込んだりしようとし
ている１−ｏｆ−１２８ビツトを選定し、Ｃ４、Ｃ３は
書き込みソースを選定する。制御ラインＣ４、Ｃ３の成
るコンビネーションの場合、書き込みソースはＣ２１の
状態ならびに作業用レジスタＭ２３４の内容に依存する
。これらはプロセッサの融通性を高めるＭ依存命令と呼
ばれる命令を形成する。表８はレジスタ・ファイル１に
ついての制御ライン機能を示す。
表　　８ Ｘ　　Ｉ　　Ｘ　　Ｘ　　ｌＸＩＤＯＲ選定ここで、ｒ
ｐＪは（ＲＦＩＡ６、ＲＦＩＡ５・・ＲＦＩＡ○）の二
進コンビネーションであり、０＜＝ｐ＜＝　１２７の範
囲にある。
第５区の論理図はＲＦ　１１６６とＤＯＲ１６８の相互
接続状態の詳細を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ
３およびＲＦＩＡ６〜ＲＦＩＡ○は１０２４個すべての
ＰＥに共通の制御／アトＬ７ス・ラインである。信号０
２８０およびＭ２５０は、それぞれ、ＷＲＣ２４８、Ｗ
ＲＭ２３４からのものである。ＳＭ２６２およびＣＹ２
６４はＡＬＵ２６０からのものである。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
ＯＲ１６８、ＲＦｌ１６６の間で共有されている。表４
のメモリ・マツプは８ビツト・アドレスを必要とする。
このアドレスは、ＭＳＢとして制御ラインＣ５で構成さ
れている。
アドレス・ラインＲＦＩＡ６〜ＲＦＩＡ○はより下位の
ビットである。Ｃ５は、ＤＯＲ対ＲＦＩの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表４のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
読み出し　重き込み０路 第３図において、ブロック１５６．１６９、すなわち、
ラベル付きの読み比し／書き込み回銘は１つまたはそれ
以上のセンスアンプを包含する。
第７図はｌＸ１２８に構成された１２８ビツトのダイナ
ミック・ランダムアクセス・メモリからなるＲＦＯを示
している。実際゛には、ＲＦＯデータ・メモリ１５８お
よびＤＩＲ入力レジスタ１５４が同じＩＸ１６８ＤＲＡ
Ｍけなの部分となっているが、Ｄ工Ｒ１５４は、それが
入力部Ｄ　Ｉ　Ｏ−３９から並列に４０ビツトで書き込
まれるという点でＲＦＯ１５８と異なる。同様の配列が
ＤＯＲｌＲＦ１についても存在する。しかしながら、Ｄ
ＯＲｌ：は２４個（ＤＯＯ−２３）　のみ（７）並列出
力ラインが設けられる。成る実施例において、１つのプ
ロセッサ要素１５０あたり２つのセンスアンプがある。
ＤＩＲ／ＲＦＯについて１つの１５６があり、ＤＯＲｌ
ＲＦＩについては他の１６７がある。各センスアンプは
データ・レジスタ１５４または１６８、あるいは、レジ
スタ・ファイル１５８または１６６のアドレス指定され
た部分に対してデータの読み出し、書き込みを行う。検
出されたデータは、レジスタ、マルチプレクサ５０８（
第７図）およびメモリ・バンクＤＩＲ／ＲＦＯ，ＤＯＲ
／ＲＦＩの間で、工／○ライン５００．５０２．５０４
．５０６を経てやりとりされる。ＤＲＡＭけたのｌＸ１
２８メモリＲＦ○１５８部分においてアドレス指定され
る特定のビットは１０２４個すべてのプロセッサ要素１
５０によって共有される１２８本のワード・ライン１６
０によって選ばれる。コントローラ１２８は１−ｏｆ−
６４アドレス選定のために６つのアドレス・ビット１３
１ＡをＩ）ＩＲ１５４へ与える。（７番目のビットは、
ＤＩＲ選定についてはｒ＝ＯＪ、ＤＩＲ非選定について
は「＝１」というように復号される。）そして、コント
ローラ１２８は１−ｏｆ−１２８アドレス選定について
は７つのアドレス・ビット１３１ＢをＲＦＯ１５８に与
える。同じアドレス選定は１０２４個すべてのプロセッ
サ要素１５０のＲＦＯまたはＤＩＲに行われる。同様に
して、ＲＦＩと呼ばれる第２の１ビツト幅のダイナミッ
ク・メモリ１６６がプロセッサ１０２の出力側で用いら
れ、再び、１−ｏｆ−１２８アドレス選定について７個
のアドレス・ビット１３３Ａを受は取る。入力コミュテ
ータ１４８は水平走査速度の１０２４倍以上で刻時され
、その結果、入力レジスタ１５４の１０２４個すべてが
水平走査期間中にロードされ得る。出力コミュテータ１
７４は入力と同じ速度で刻時され得るが、必ずしもその
通りでなくても良い。
コミュテータ１４８からのポインタ人力１５１は１セッ
ト４０個の入力トランジスタ５１６を駆動するように示
してあり、これらのトランジスタは４０本のデータ・ラ
イン１１８（並列入力部ＤＩＯ−ＤＩ３９からの）をダ
イナミック・メモリ・セル５１８に接続する。これらの
セルはデュアルポートであり、ワード・ライン５２６に
よってアドレス指定されたとき、アクセス・トランジス
タ５２０およびセンスアンプ１５６に接続された折り返
しビット・ライン５２２．５２４を介して書き込み、読
み出しされる。この１６８ビツト・ダイナミック・ラン
ダムアクセス（ＤＲＡＭ）けたのＤＩＲ部分については
ワード・ライン５２６のうちの４０本が、ＲＦＯ部分に
ついてはワード・ライン１６０のうちの１２８本が設け
である。
先に述べたように、ＤＩＲは２トランジスタ・デュアル
ポート・セルである。読み出しおよび書き込みは各ボー
ト毎に実施され得る。ＤＩＲは高速ダイナミック・シフ
ト・レジスタとして作動する。デュアルポートの特徴は
、ＤＩＲの内外へのデータの同期通信を可能とすること
にある。ダイナミック・セルを用いることによって、シ
フト・レジスタ・レイアウトはかなり縮小される。ダイ
ナミック・セルを用い得るが、これはセル動作にとって
は必須ではない。
データ出力レジスタは３トランジスタ・デュアルポート
・ゲインセルを利用する。たいていの用途において、読
み出し、書き込みはボート１６７のところで可能である
が、読み出しのみは第２ボートで実施される。ＤＯＲ１
６８は、高速ダイナミック・シフト・レジスタとしても
作動する。ＤＯＲは、ゲイン・トランジスタ回路と共に
、記憶された電荷を破壊することなくコンデンサ５１９
の読み圧しをを許す。作動にあたって、セル５１９の論
理「１」がトラン、ジスタ１６４０のＩ　Ｖ　ｔより大
きい場合、セレクト・ライン１７２がオンとなったとき
、ライン１６４２は、最終的に、論理「○」、すなわち
、０ボルトに引かれることになる。セル５１９の電荷が
１■アより低い（すなわち、論理「０」または低レベル
）場合、ライン１６４２の電荷は予充電値に留まること
になる。トランジスタ１６４２はセル読み出しセレクト
・トランジスタである。２４本すべてのデータ出力ライ
ン５６０がトランジスタ１６４２によって同時に検知さ
れる（すなわち、トランジスタ１６４２がプロセッサ要
素セルを選ぶ）。図示のように、ノードｌ　６５０は絶
縁されている。この接続は他のプロセッサ要素セルを読
み出しているときに発生するノイズによるセル内データ
の喪失の可能性を滅らす。各１２８セル部は信号を検知
すべく出力ラインにコンパレータ１６３４を有する。基
準電圧がコンパレータ入出力部１６３６に印加される。
トランジスタ１６３０のソース１６３８はＶｔ１ｌに接
続しである。しかしながら、これは必須要件ではなく、
ソース１６３８を別の電圧レベルに接続しても良い。
第８ａ図〜第８ｄ図はＤＯＲ回路のいくつかのラインお
よびノードでの電圧レベルを示している。
第９図は別のＤＯＲセルを示している。
先に述べたように、ビデオ用途のためのＰＥ１５０の好
ましい実施例では、４０ビット幅の入力データバス１１
８と２４ビット幅の出力データパス１７０とを利用する
。これらのバス幅は、８ｆｓｃ　（３５ｎｓ）の高い刻
時速度と組み合わせで、１０２４ＤＩＲ１５４またはＤ
ＯＲ１６８についてのバス幅全体が刻時期間全体にわた
ってパワーアップされなければならない場合には、パス
ライン上のパワードレンおよびノイズを大きくすること
になる。しかしながら、個々のＤＩＲ（またはＤｏＲ）
のみが刻・時期間の任意特定の部分で読み出されたり、
書き込まれたりするため、書き込まれつつあるＤＩＲ１
６８のみ、あるいは、任意所与の時刻に書き込まれつつ
あるＤＩＲを含むＤＩＲシリアル・アレイの一部のみを
パワーアップすることができる。
第１０図はＳＶＰ　１２０人カパスライン１１８パワー
ドレン、ノイズ低減制御回路５８０を示している。この
回路５８０はＤＩＲ１５４書き込み中にＳＶＰ　１０２
のノイズおよびパワー要求を低減する。説明のために、
１０２４Ｘ４０ＤＩＲアレイ１５４は８つのセグメント
または部分５８６ａ−ｈにセグメント化され、各セグメ
ントが１２８個のＰＥ１５０を含む。データは、対応す
る制御ユニット６０２の制御の下に作動しているコミュ
テータ１４８の１セグメントによって各１２８ＤＩＲセ
グメント５８６の記憶場所に刻時される。制御ユニット
１　　（６０２ａ）はうイン１１８上の入力ビデオ・デ
ータ信号の水平走査速度と同期するように調時されたク
ロック入力６０８の１セグメントを有する。８つの制御
ユニット６０２の各々はリセット信号６１０を受は取る
ように接続しである。リセット信号は、最初の制御ユニ
ット６０２ａをして残りのユニット６０２ｂ−ｈをパワ
ーアップ、パワーダウンさせる。制御ユニット６０２の
出力信号はコミュテータ５８８が上述したように作動可
能とするコミュテータ・イネーブル信号１５１を含む。
個々の制御ユニット６０２の出力信号は、現在作動して
いるセクションへのデータ信号書き込みが完了間近であ
るときに次の隣接の制御ユニットをパワーアップするパ
ワーアップ出力信号６０６も含む。たとえば、ライン１
１８からＤＩＲセクション５８６ａへのデータ読み出し
がひとたび完了間近となったならば、次の隣接の制（卸
ユニット６０２ｂがそのコミュテータ・セグメント５８
８ｂを使用可能とし、データの書き込みの準備を整える
。ひとたびセグメント６０２ｂがコミュテータ・セクシ
ョン５８８ｂを使用可能としたならば、ライン６０４ａ
上の信号が先の制御ユニット６０２ａをパワーダウンす
る。これはこの制御ユニット６０２ａがセグメンｈ５８
６ａへの書き込み完了データを持っているからである。
このパワーアップ／パワーダウン制御シーケンスは、１
０２４個すべてのＤ’ＩＲがロードされてしまうまで各
セクション毎に繰り返される。このようにして、書き込
まれつつあるＤＩＲのグループについてのコミュテータ
のみがクロック・サイクルの一部でパワーアップされる
。先に述べた５ＶＰ１０２の作動に従って、ビデオ・デ
ータ信号走査線水平ブランキング期間中、すべてのセク
ション５８６ａ−ｈのＤＩＲデータはＲＦ○に刻時され
、一方、コントローラ・リセット信号が活性化され、新
しい走査線が入力の準備を整える。
次に第１１区を参照して、第１Ｏ図に示すパワードレン
・ノイズ低減制御回路５８０の好ましい実施例の論理ブ
ロック図がここにより詳しく示しである。第１１図にお
いて、制御回路５８０はフリップフロップ６１４．６２
０．６２２を含むサブ回路を含むものとして示しである
。
作動にあたって、入力部６１０でのリセット信号がフリ
ップフロップ６１４．６２０ａのＳ入力部すなわちセッ
ト入力部をトリガする。同じリセット信号６１０がフリ
ップフロップ６２０ｂ−６２０ｇへのクリヤ入力部をト
リガし、フリップフロップ６２２へのリセット入力部を
トリガする。フリップフロップ６２０ａのセット入力部
がトリガされると、そのＱ入力部が付勢されてドライバ
６２８を使用可能にする。ドライバ６２８が使用可能と
されると、それらの入力部のクロック信号がコミュテー
タ５８８８入力部に与えられる。作動のためのコミュテ
ータ５８８ａのパワーアップはフリップフロップ６１４
のＱ出力信号の高レベルで開始する。コミュテータ・イ
ネーブル信号１５１はライン１１８上に存在するビデオ
・データ信号の最初の４０ビツトの、第１のＤＩＲ記憶
場所への読み出しをトリガする。
クロック信号６０８は、先に述べたような入力ビデオ信
号速度と調時されたコミュテータ５８８をトリガする。
同じクロック信号が同時にすべてのクロック入力部６０
８に与えられる。しかしながら、ドライバ６０８ｂ−６
０８ｈが不能とされているので、それらの対応するコミ
ュテータ５８８ｂ−５８８ｈも付勢されない。次いで、
コミュテータ５８８ａは第１セグメントのＤＩＲ配・１
場ｗＩＯ−１２７に対応する各信号ライン１５１゜〜１
５１１ｉｔを使用可宵ｔとする。信号ライン１５１，２
７がＤＩＲ１２７について使用可能とされると、イネー
ブル信号がフリップフロップ６２０ｂのセット入力部に
も与えられ、また、ライン６０６を経てパワーアップ・
コミュテータ５８８ｂへ与えられる。フリップフロップ
６２０ｂのセット入力部またはＱ入力部はドライバ６０
８ｂを付勢し、クロッキング信号をコミュテータ５８８
ｂに送り、コミュテータ５８８ｂに関して説明したよう
な作動を行わせる。信号ライン１５１１ｉａがコミュテ
ータ５８８ｂによって付勢されると、信号がパワータウ
ン・コミュテータに通じるライン６０４を経てフリップ
フロップ６２０ａのリセット入力部に送られてドライバ
６２８ａを消勢する。ドライバ６２８ａの消勢はデータ
の４０ビツトがＤＩＲ１２７に入力された後に行われる
。パワーアップ・パワーダウン・シーケンスは、すべて
のコミュテータ５８８ａ−５８８ｈ７５ｆＤＩＲ記憶場
所０−１０２．３をロードするように作動してしまうま
で１！続する。フリップフロップ６２２は、コミュテー
タ５８８ｈの動作が完了した後にリセット信号６１０に
よってリセットされる。
次いで、制御回路５８０が書き込まれつつある回路部分
をパワーアップするだけでパワードレンを低減する。こ
れは、また、データ・ラインに存在する可能性のあった
ノイズを低減するのにも役立つ。
第１２図はプロセッサ１０２のＤＯＲ１６８すなわち出
力側で使用するためのパワー・ノイズ低減回路を示す。
第１２図の回路は第１１図の回路と同様に作動する。Ｄ
ＩＲおよびＤＯＲを８つのセクションに分解することは
ほんの説明のためだけである。チップ・レイアウトに応
じて、３２またはそれ以上のセクションを持っていても
良い。
加えて、コミュテータは別の実施例では制御ユニットの
一部である。コミュテータ・セグメント５８８は個別の
コミュテータとして作用する単一のコミュテータの部分
であり得るし、あるいは、複数の個別のコミュテータが
あっても良い。
オデー準　・　　ｌ−才男匣準イｔ　′：′テレビは多
くの信号ソースを持つ。これらの信号ソースは２つのタ
イプに分類できる。すなわち、標準タイプと非標準タイ
プである。標準信号はディジタル回路にとっては理想的
であり、非標準信号はディジタル・テレビジョン・シス
テムにとっては多くの問題を提起する。標準信号の一例
は、カラー・バースト周波数、水平同期期間、垂直同期
期間およびこれら３つの間の位相関係がすべてほとんど
定数であるテレビ・ステーションである。ＶＣＲは非標
準信号ソースの良い例である。このホームＶＣＲは、水
平同期パルスとクロマ・バーストの間の精富な関係が記
録／再生プロセス中に失われ、テープ・ジッタの導入が
引き続くフィールド間のタイミング関係を壊すために、
このように分類される。
ビデオ・データ信号がライン１１８を通して５ＶＰ１０
２に連続的に送られるが、アレイ・データ入力レジスタ
１０９は一度に１本だけのビデオ走査線を保持する。先
に説明したように、水平ブランキング期間中、データの
現在保持されている走査線ＲＦＯレジスタ・ファイルに
シフトされて入力レジスタを新しいデータ走査線に対し
て自由にする。次のブランキング期間および走査線時間
中、レジスタ・ファイルＲＦＯおよびＲＦＩに先に保持
されているデータはＰＨによって処理される。レジスタ
・ファイル・データは近接の通信ネットワークを経て他
のプロセッサ要素へも転送され得る。−船釣には実施さ
れないが、ＤＩＲまたはＤＯＲのデータはプロセッサ要
素で直接処理しても良い。この事象シーケンスは、入力
信号にぼおず（水平ブランキング期間）が存在しない非
標準信号用途では望ましいことではない。このような用
途の一例として、入力信号がＶＣＲ出力である場合があ
る。この場合、プロセッサ要素成分間で（たとえば、Ｄ
ＩＲ対ＲＦＯおよびＲＦＩ対ＤＯＲ）信号を停止させた
り、データを転送したりする時間がない。この問題を解
決すべく、第１３図に示すＳＶＰアーキテクチャを使用
できる。第１３区において、１０２４個のデータ入力レ
ジスタ１５４は複数のセグメントに分割される。この例
において、ＤＩＲは２つのセグメント、左６５０、右６
５２に分割される。ここで、所望に応じてもつと多くの
セグメントがあっても良いことは了解されたい。各セグ
メント６５０．６５２は全プロセッサ要素の半分（５１
２）を包含する。説明を容易にするために、左側から１
つだけプロセッサ要素を、右側から１つのプロセッサ要
素を示す。
作動にあたって・、ライン１１８上のデータ信号はセグ
メント６５０のＤＩＲに転送され、一方、セグメント６
５内に先に格納されていたデータはレジスタ・ファイル
６５６へ同時に転送される。
ＤＩＲセグメント６５２からのデータがレジスタ・ファ
イル６５６へ転送された後、セグメント６５０ＤＩＲは
それらのデータをレジスタ・ファイル６５４へ転送し、
セグメントＤＩＲ６５２は新しいデータをロードする。
このようにして、レジスタ・ファイルへシフトされる前
にりプロセッサのＤＩＲの半分だけが瀾たされているだ
けで良い。
セグメント選定および動作を制御する制御回路６８８の
例も第１３図に示しである。制御回路６５８はＤＩＲセ
レクト・トランジスタ、たとえば、左半分にはトランジ
スタ６７０．６７２、右半分にはトランジスタ６７４．
６７６を包含する。セレクト・トランジスタ６７０はＤ
ＩＲとプロセッサ要素センスアンプ６７８の間に接続し
たソースとドレンな有する。トランジスタ６７０のゲー
トはＡＮＤゲート６８２の出力部に接続しである。ＡＮ
Ｄゲート６８２の入力リード線６９２はＸＦＥＲＬＥＦ
ＴまたばＸＦＥＲＩＧ）ＩＴ傷信号受は取る。入力リー
ド線６９０はマイクロコード制御ビットＣ２を受は取る
。Ｃ２＝１の場合、ＤＩＲが選定サレ、Ｃ２＝Ｏ（７）
場合、ＲＦＯが選択される。
トランジスタ６７２が、同様に、ＤＩＲ６５０とセンス
アンプ６７８の間に接続しである。同様に、セグメント
６５２のトランジスタ６７４．６７６が接続しである。
各セグメント制御回路の各ＤＩＲも２つのトランジスタ
のネットワークを包含しており、このネットワークは作
動中に所望に応じてセンスアンプを既知状態にする。左
半分のＤＩＲにはトランジスタ６６２．６６４、右半分
のＤＩＲにはトランジスタ６６６．６６８がある。
トランジスタ６６２はトランジスタ６７０のソースに接
続したソースと、接地したドレンな有する。同様に、ト
ランジスタ６６４のソースはトランジスタ６７２のソー
スに接続しである。しかしながら、トランジスタ６６４
のドレンはＶＤＤに接続しである。トランジスタ６６２
．６６４のゲートはＡＮＤゲート６８４の出力部に接続
しである。ＡＮＤゲート６８４は２つの入力部を有する
。入力部６８８はインバータ６８６の出力部に接続して
あり、このインバータの入力部はＸＦＥＲＬＥＦＴ／　
ＸＦＥＲ［）ＩＴ傷信号接続する。ＡＮＤゲート６８４
の入力部６９０は制御ビットＣ２に接続しである。
ＡＮＤゲート６８４かもの制御出力はセグメント半分６
５０から６５２へクロス結合してあり、出力が左側のト
ランジスタ６６２．６６４と右側のトランジスタ６７４
．６７６を制御するようになっている。ＡＮＤゲート６
８２の出力ｊよ、同様に、プロセッサ１０２の左半分と
右半分の間にクロス結合しである。左側で、ゲート６８
２出力はトランジスタ６７０．６７２を制御する。右側
で、ゲート６８２はトランジスタ６６６．６６８を制御
する。
作動にあたって、　ＸＦＥＲＬＥＦＴ、　Ｃ２信号の高
レベルはＡＮＤゲート６８４がらはレベル信号出力を、
ＡＮＤゲート６８２から高レベル信号出力を生じさせる
。これはＲＦＯへの転送のために左（ＩＩＩＤＩＲの内
容を選択し、ローディングのために右側ＤＩＲを付勢す
る。Ｃ２が１である間にリード１５６９２正にある低レ
ベル信号またはＸＦＥＲＲＩＧＨＴ信号はローディング
のために左側ＤＩＲを選択し、ＲＦＯへのデータの転送
のために右側ＤＩＲを選択する。このシーケンスは繰り
返されて、ＤＩＲ走査がピストン状の要頌で交互にデー
タを絶えず受信、送信する。
完全走査線がＤＩＲにロードされ、レジスタ・ファイル
に転送された後、プロセッサ１０２によって実行された
ソフトウェア・プログラムが転送されてきた偶数アドレ
ス・データをゼロで論理和演算し、のデータを回復する
。転送されてきた奇数アドレス・データは１で論理積演
算されてオリジナルのデータを回復する。これが第１４
区に示しである。データ・ライン１１８がら受は取られ
たデータが回復された後、先に述べたように２セグメン
ト処理が開始し得る。
第１５図は当初に転送されたデータを回復するための別
の手段を示す。偶数、奇数のアドレスを個別に回復する
代わりに、第１３区のトランジスタ６６４．６６８のド
レンをアースに結合し、奇数、偶数のアドレスを等しく
処理することができる。これは次のように生じる。最初
の半分を入カニ　ｆＸＦＥＲＬＥＦＴ＝ｌ）；　Ｍ＝１
．　Ａ＝ＩＮＰ（ｊｌ、　Ｂ＝Ｏ，Ｃ＝０．　Ｒ１（ｎ
）・ＳＭ　、吹に第１データを論理和演算し、第ｘ＠ｒ
分の結果は次の通り：　ｆｓＦＥＲＬＥＦＴ・０１；　
Ｕ＝１．　Ａ＝Ｒ１ｆｎ）、　Ｂ＝ＩＮＰ（ｊ）、　Ｃ
＝Ｌ　Ｒｌｆｎ）：ＣＹ　。
第１６図は第１３図のＤＩＲ制御回路をやや異なった状
態でより詳しく示している。第１７図は第１３図のＤＯ
Ｒ制御回路をやや異なった状態でより詳しく示している
。
レジスタ・ファイル・リフレッシュ 上述したように、レジスタ・ファイルはダイナミック・
セルからなり、これらのセルは引き続くリフレッシュ期
間で適当にリフレッシュされてそれらの内容を保つ。ソ
フトウェアによって使用されたアドレスのみがリフレッ
シュされる必要がある。残りすべてのアドレスは、それ
らのデータが不要なので、リフレッシュなしで良い。
リフレッシュ動作はデータ保存を必要としている各アド
レスへの読み出しだけである。したがって、多くの用途
において、ソフトウェア・プログラムは、ソフトウェア
・ル−プがリフレ・ンシュ賀月間よりも頻繁に反復され
る場合に、ＲＦをリフレッシュ状態に保つことになる。
５ＶＰ１０２内の２５６にすべてのビットをリフレッシ
ュするのにはほんの６４回のサイクルを必要とするだけ
である。これは、各ＲＦが実際に一時に２ビツト（ＩＰ
Ｆあたり全体で４ビツト）を読み出し、リフレッシュす
るからである。
５ＶＰ１０２のすべてに対して完全なリフレッシュを実
施するには、各ＲＦを作業用レジスタに読み込み、２回
ずつアドレスを増分し、６４回繰り返す。次のプログラ
ムはリフレッシュ動作を示している。
たとえば、 Ａ：ＲＯｆＯ）：　　　Ｅ＝Ｒ１ｆＯ）　　　　　；４
Ｘ１０２４ビツトヲリフレツシユＡ：ＲＯ（２）：　　
　　Ｂ＝Ｒ１ｆ２）　　　　　；アドレスをまたり　増
分Ａ＝ＲＯ（１２４）：　Ｂ＝Ｒ１ｆ１２４＋Ａ＝ＲＯ
ｆ１２６１１　８＝Ｒ１ｆ１２６１　　　　；リフレッ
シュ　完了ＬＵ 第５図において、Ａ　Ｌ　ｔＪ　１．６４が単純な全加
算器／減算器２６０プラス１ビツト乗算器２５８　（Ａ
ＮＤゲート）として示しである。入力部はＷＲＭ２３４
、Ｗ　ＲＡ　２３８、ＷＲＢ２４２、ＷＲＣ２４８およ
び制御ラインＣ２１２５２から来る。ＡＬＵｌＧ４の出
力はＳＩＪＭ２６２　（ＳＭ）、Ｃａｒｒｙ２６４ＴＣ
Ｙ）およびＢｏｒｒｏｗ２６６　（Ｂ〜Ｖ）である。
ＡＬＵのグイアゲラム 再び第５区を暫昭して、ＡＬＵ１６４は制御ラインＣ２
１によって制御される２つの作動モードを有し、一方の
モードでは、乗Ｘ器２５８が使用可能とされ、ｈ４依存
命令が不能とされる（Ｃ２１＝○）　第２のモードでは
、乗算器２５８が「パススルー」すなわち不能とされ、
Ｍ依存命令が使用可能とされる（Ｃ２１＝１）。
ＡＬ［ＪＩ６４の作動モードの選択は実行されているプ
ログラム命令にのみ依存する。すなわち、ＳＶＰアッセ
ンブラは、所与のアッセンブリ・ラインの命令が「Ｍ依
存」を要求する場合にはＡＬＵ１６４の作動モードを「
Ｍ依存命令便用可能」にセットする。さもなければ、作
動モードは「使用不能」にセットされる。これは、Ｍ依
存サブ命令が使用中の間、加算器／減算器２６０を正し
く機能させるよう１こ行われる。すなわち、乗算器２５
８およびＭ依存サブ命令の全クラスが作業用レジスタを
共用し、したがって、相互に排他的となる。
表１０は乗算器２５８が使用可能であるが、使用不能で
あるかに応、じたＡＬＩＪ１６４の動作を示す。
表 ＡＬＬ１１６４は表１１に示す論理演算を実施し、その
間、Ｍ依存命令は使用不能とされる。所与のアッセンブ
リ・ラインの命令がＭ依存でない場合には、全ラインの
全命令についてＭ依存命令が不能とされる。
ＰＥ作作業用レジツ ク２図の実旅例において、ｌプロセッサ要素毎に４つの
作業用レジスタ１６２　（ＷＲ）、すなわち、ＷＲＭ、
ＷＲＡ、ＷＲＢ、Ｗ　ＲＣがある。
４つすべてのレジスタは、データ転送元、転送元が異な
っていることを除いて同じであり得る。第５区に示すよ
うに、各ＷＲはデータ・せれくたまたはマルチプレクサ
と、フリップフロップとを包含する。４つすべてのレジ
スタは、有効データがＲＦから到達した直後に内部ＳＶ
Ｐタイミング回路によって同時に刻時される。
表１２は４つの作業用レジスタのそれぞれについてのデ
ータ転送元を例示している。
表　　１２ 作 Ｃ＊申傘＊＊＊＊市亭 ここで、 Ｍ、Ａ、Ｂ、Ｃは作業用レジスタ ＲＦＯ，ＲＦＩはレジスタ・ファイル Ｌ、Ｒ，Ｌ２、Ｒ２は近接入力部 ＣＹ、　ＢＷはＡＬＵからのＣａｒｒｙ、　Ｂｏｒｒｏ
ｗ出力部ＫＣＢは条件付きＣａｒｒｙ／Ｂｏｒｒｏｗ　
［ｗＦｔＭの関数）１、Ｏは論理レベル 業用レジスタＭＷＲＭ ＷＲＭ２３４、すなわち、乗算器レジスタが乗算、除算
、マスキング演算、い（つかの論理演算および条件付き
（Ｍ依存）演算において使用される。ＷＲＭ２３４はＡ
ＬＬＩ内の乗算器ブロック２５８の２つの人力部のうち
の１つである。さらに、ＷＲＭ２３４はライン２Ｓ○を
経て接続していてＭＵＸを分割し、条件付きＣａｒｒｙ
／ＢｏｒｒｏｗｆＫｃＩｌｌ）命令を制御し、ライン３
８２を経てＲＦＩＭｌｊＸに接続していて条件付きＣａ
ｒｒｙ書き込み（ＫＣＹ）命令を制御し、ライン４０６
を経てＲＦＯＭＵＸｌに接続して条件付き方向命令、Ｘ
Ｂ、ＸＲＯ（ｎ）、ＸＩＮＰ　　（ｍ）Ｘ０ＵＴ　（ｑ
）を制（卸する。ＷＲＭ２３４はＲＦＯＭＵＸ２にも接
続していて、ＲＦＯへ直接書き込まれる。−船釣には、
ＷＲＭ２３４はｒｌＪをロードされて、乗算器２５８が
ＷＲＡの値をＡＬＵ１６４の加算器／減算器へ直接送る
ようにしなければならない。
データ・セレクタ２３２　（ｎ−ｔｏ−１乗算器）が表
１３に示すような制御ラインＣ２０、Ｃ１９、Ｃ１８、
Ｃ８の関数としてＷＲＭ２３４についての可能性のある
１０個のデータ・ソースのうちの１つを選ぶ。加えて、
ラインＲ，Ｒ２、し、Ｌ２から取ったデータは選定され
た近接のもの１６０内の４つのソースのうちの１からの
ものであり得る。
表 ＷＲＡ２３８　（加数／被減数レジスタ）は汎用作業用
レジスタであり、ＡＬＵ１６４の関わるたいていの作業
で使用される。ＷＲＡはＡＬＵ１６４内の乗算器ブロッ
ク２５８への２つの入力部のうちの第２人力部２５６で
あり、加算器／減算器ブロック２６０に入力する三項で
ある。ＷＲＡはＣＭ　ｔＪ　Ｘ　２４４への入力部でも
ある。
データ・セレクタ２３６　（ｎ−ｔｏ−１マルチプレク
サ）が表１４に示すような制御ラインＣ１７、Ｃ１６、
Ｃ１５、Ｃ８の関数としてＷＲＡ２３８についての可能
性のある１０個のデータ・ソースのうちの１つを選ぶ。
加えて、ラインＲ，Ｒ２、Ｌ、Ｌ２から取ったデータは
選定された近接のもの１６０内の４つのソースのうちの
１つからのものであり得る。
表　　１４ ＷＲＢ２４２は常にＷＲＡ２３８がら引がれる。
ＷＲＡはＬ／ＲＭｔＪＸ３０５への入力部でもある。
データ・セレクタ２４０　（ｎ−ｔｏ−１マルチプレク
サ）が表１５に示すような制御ラインＣ１４、Ｃ１３、
ＣＩ２、Ｃ３（７）関数としてｗＲＢについての可能性
のある１０個のデータ・ソースのうちの１つを選ぶ。加
えて、ラインＲ，Ｒ２、し、Ｌ２から取ったデータは選
定された近接のもの１６０内の４つのソースのうちの１
つからのものであり得る。
表　　１５ ｘ １のＷＲＡへのロード ＷＲＢ２４２　（加数／被減数レジスタ）は汎用作業用
レジスタであり、ＡＬＵ１６４の関わるたいていの作業
で使用される。減算において、レジスタＣＷＲＣ ＷＲＣ２４８（桁上げ／借りレジスタ）はＡＬＵ１６４
への桁上げ（または借り）入力部である。多重ビツト加
算において、ＷＲＣ２４８はビット間の先行加算からの
ＣＹ２６４を保持する。一方、多重ビツト減算では、Ｗ
ＲＣ２４８はＢＷ２６６ビツトを保持する。ＷＲＣ出力
はＡ、Ｂ、ＭレジスタおよびＲＦＯＭＵＸＩへ行く。
データ・セレクタ２４４　（ｎ−ｔｏ−１マルチプレク
サ）は、表１６に示すように、ＷＲＭ２３４の内容によ
って、制御ラインＣ２１、Ｃ１ｌ、Ｃ１０、Ｃ９の関数
としてＷＲＣ２４８についての９個の可能性のあるデー
タ・ソースのうちの１つを選ぶ。すなわち、これら４本
の制御ラインの成る種のコンビネーションの場合、ＷＲ
Ｃ２４８へ送られるべきデータは作業用レジスタＭ２３
４の内容に依存する。これらはプロセッサ１０２の融通
性をより大きくできるＭ依存命令と呼ばれる命令を形成
する。ＷＲＣ２４８はオペランド規制上ＫＧＢ　（条件
付き桁上げ／借り）を含む任意のＭ依存命令を実行する
。
表 Ｃ２１Ｃ１ｌ　　ＣＩＯＣ９ ＷＲＣＩ：ついての動作 近隣通信システムを各ＰＥ１５０に設けて４つの最も近
い隣接ＰＥ（中間ＰＥ１５０の左に２つ、右に２つ）の
直接記憶・レジスフ読み出し／書き込み能力を得るよう
にすることができる。
加えて、同じ回路を用いてＧＯまたは大域出力部１７８
と呼ばれる大域フラグを作ることができる。Ｇｏ　１７
８信号は、ＤＯＲ１６８をロードし、クロックアウトす
る必要なしにＳＶＰの外側に内部事象をフラグ付けする
方法の１つである。
Ｌ！１１ 再び第２図を参照して、各ＰＥは４つの隣接ＰＥヘファ
ンアウトされるＬ／Ｒ（すなわち左／右）と呼ばれる１
つの出力３０８を発生する。各ＰＥ１５０も４つのＬ／
Ｒ信号（４つの近接ＰＥの各々から１つずつ）を入力す
る。これらは、Ｌ２３１２（左へ２番目のＰＥ）、Ｌ３
１０　（左へ１番目のＰＥ）、Ｒ３２２（右へ１番目の
ＰＥ）、Ｒ２３２４（右へ２番目のＰＥ）と命名される
。第１５図はいくつかのプロセッサ要素を横切って連続
的なこの相互接続システムを示している。
データ・セレクタ３０５　（４−ｔｏ−１マルチプレク
サ）は、制御ラインＣ７、Ｃ６の関数としてＬ／Ｒライ
ン３０８へ出力すべきＰＥ　（ｎ）内の４つのデータ・
ソースのうちの１つを選ぶ。論理ＺＥＲＯ３０４、ＷＲ
８２６８の内容、または、レジスタ・ファイルＲＦ○（
ＲＡＭＯ）２８８あるいはＲＦＩ　　（ＲＡＭＩ）、２
８６のいずれかからの位置が１つの隣接プロセッサ要素
に連絡され得る。　表１７において、Ｌ／Ｒ３０８のた
めのデータ・ソースが制御ラインの関数として挙げであ
る。
表　　１７ 法に第１８．１９区を参詔して、大域出力信号８２４は
ＰＥを出る１０２４個すべてのＬ／Ｒライン１７８の論
理０Ｒ８５２の均等物である。すなわち、プロセッサ・
アレイ１０２内の１つまたはそれ以上のＰＥ１０３がそ
のＬ／Ｒライン１７８に論理ルベルを出力すると、Ｇｏ
信号８２４も論理１を出力することになる。、ＧＯ傷信
号高レベルにある。第１９図はＰＥ　（ｎ）を出るＬ／
Ｒ信号の発生および大域フラグ信号、ＧｏＣ大域出力）
との関係を示している。
近隣通信を用いるとき、同じアッセンブリ・ライン上の
命令がＧｏ命令と一緒に同じハードウェアを共有してい
るため、それらの使用がほぼ相互に排他的となることに
注意されたい。いずれにしても、ＳＶＰアッセンブラは
生じる可能性のある任意のコンフリクトにフラグ付けす
ることになる。
置溝１ｓＶヱ］ニ二ノ 第２０図に示すチップ・レベルで、近隣通信ラインは外
側に持って行かれており、その結果、１０２４個より多
いビットの処理幅が必要の場合、多数のＳＶＰを従属し
ても良い。ＳＶＰ　１０２の左には、Ｌ、２Ｌ出力部、
Ｌ、２Ｌ大入力がある。右には、Ｒ１２Ｒ出力部とＲ１
２Ｒ入力部がある。相互接続との混乱を避けるべ（、こ
れらのピンは、ＣＣ０Ｌ７９２、ＣＣ０Ｌ７９２、ＣＣ
２Ｌ７９６、ＣＣ３Ｌ７９８、ＣＣＯＲ８００、ＣＣｌ
Ｒ８０２、ＣＣ２Ｒ８０４、ＣＣ３Ｒ８０６と命名し、
ＣＣ０ＬをＣＣＯＲへ接続する等のみが必要である。
第２０図は２つまたはそれ以上のＳＶＰについての縦続
連結を示している。末端の入力部は図示のようなたいて
いの場合には接地しなければならないが、これは特定の
用途に応じて異なる。
ＳＶＰの別の相互接続法が第２１図に示しである。第２
１図の相互接続法では、ビデオ処理システムの画像を循
環接続を行うことによってシリンダのまわりに巻き付け
ることができる。これらのラインを用いる場合、Ｒ／Ｌ
／２１’ｌ／２Ｌ転送を行ってＳＶＰチップ間に充分な
伝帳時間を与える待機状態さいくるを命令と一緒に用い
なければならない。待機状態シングル命令についての内
部バス・タイミング図が第２４図に示しである。
創１至二」 ＳＶＰには４つの命令モードがある。すなわち、シング
ル、ダブル、待機状態シングルおよびアイドルの４モー
ドである。最初の２つのモードは任意の有効アッセンブ
リ命令ラインとの組み合わせで作動し、３番目のモード
は左右の隣接したプロセッサ要素にデータを送る命令と
共に作動し、４番目のアイドル・モードでは、ＰＥは電
力節減のために刻時されない。
すべての命令は１回のクロック・サイクルだけで完了す
るが、このクロック・サイクルの持Ｍ時間はサイクルの
タイプに応じて異なる６２種類のサイクル長があり、「
正常ｊと「拡張」である。
「拡張」サイクルの長さは「正常Ｊサイクルの長さの約
１．５倍である。「拡張」時間は待機状態シングル命令
の待ち部分、あるいは、ダブル命令中に実施される付加
的な動作のためのものである。アイドル命令はさらに電
力節減のためにのみ拡弓長される。
現行サイクルについて命令のモードをセットする制御ビ
ットは２つある。４つのモードが、表１８に、制御ビッ
トＣ２３、Ｃ２２の関数として示しである。
表　　１８ ＣＫ Ｃ２３Ｃ２２１命令タイプ　　　　１クロック期間Ｄ　
　０１　　シングル命令　　　　　　１正常０　１１　
　待機状態シングル命令　　１拡張１０１　ダブル命令
　　　　　　　１拡張１１１　アイドル命令　　　　　
　１拡張アツセンブリ中、デイフォルトはシングル命令
モードである。このアッセンブリ・シーケンスで通切な
シングル命令対が瑛れると、多対は、アッセンブリ・ダ
イレクチイブによって不能とされない限り、自動的に１
つのダブル命令と交換される。ダブル命令の使用で、全
体的な実行時間を短縮できる。
シングル命令モード シングル命令モードは４つのモードのうちの最も基本的
なモードである。＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴＥＲ＞
−＜ＡＬＵ＞−＜ＷＲＩＴＥ＞シーケンスはただ１回の
正常りロック・サイクルで実施される。表１９はシング
ル命令のためのオフコード構造を示している。
表　　１９ 、　、７．−、、　　　　　ａａａａａａａ　　ｂｂｂ
ｂｂｂｂ　　ＯＯｎ　　ｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎ
ｎ　ｎｎｎ　ｎｎｎ　ｎｎｎここで・（ａａａａａａａ
）はＲＦＩについての７ビツト・アドレス・フィールド
、（ｂｂｂｂｂｂｂ）はＲＦＯについての７ビツト・ア
ドレス・フィールド・（ｎ　ｎｎｎ　、、、　ｎｎｎ）
はオフコードのレジスタ制御ビットである。
機状態シングル命４モード 待機状態シングル命令モードはシングル命令モードの時
間拡張バージョンである。＜ＲＥＡＤ＞−〈ＷＡＩＴ＞
−＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ＞−＜ＷＲＩＴＥ＞
シーケンスは一回の拡張クロック・サイクルで実施され
る。追加したｒＷＡＩＴＪ期間は、２つ以上のｓｖｐ装
置を縦続したときにチップ境界を移動する信号の伝帳時
間を許す。この命令モードは、ＳｖＰが縦続されていな
い場合には、不要である。
ＳＶＰアッセンブラ命令はこのモードをライン毎に使用
可能とすることができる。アッセンブラはこの命令を検
討してそれが近隣通信を使用しているかどうかを判断し
、適切な待機状態命令を発する。アッセンブリ時間ダイ
レクチイブは４つあり、ＷＡＩＴＬ、ＷＡＩＴＲ，ＷＡ
ＩＴＢ、ＷＡＩＴＮである。
ＷＡＩＴＬ−モードニアラセンブリ・ラインの任意の命
令が左からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ＝ＬＲＯｆｎ）またはＡ＝ＸＲ
Ｏ（ｎｌ。そうでなければ、モードニシングル。
ＷＡＩＴＲ−モードニアラセンブリ・ラインの任意の命
令が右からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ＝ＲＲＯ（ｎ＋またはＡ＝ＸＲ
Ｏ（ｎ）。そうでなければ、モト−シングル。
明細跡の１１１書（内容督こ変更なし）ＷＡＩＴＢ−モ
ードーアフセンフ゛す・ラインの任意の命令がいずれか
の方向からＳＶ Ｐに入ったデータに対する基準を含 んでいる場合の待ち。たとえば、 Ａ＝ＲＲＯ（ｎ）またはＡ＝ＬＲＯ（ｎ）またはＡ＝Ｘ
ＲＯ（ｎ）。そうでなければ、モードはシングル。
ＷＡＩＴＮ−データ方向命令と無関係にシングル。
このダイレクチイブは先に発行され たＷＡＩＴｘグイレクチイブをオフ とするのに用いられる。
表２０は待機状態シングル命令についてのオフコード構
造を示している。
明細書の浄書（内容に変更なし） ここで、（ａａａａａａａ）はＲＦＩについての７ビツ
ト・アドレス・フィールド、　（ｂｂｂｂｂｂｂ）　は
ＲＦＯに ついての７ビツト・アドレス・フィールド、（ｎ　ｎｎ
ｎ　、、、　ｎｎｎ）はオフコードのレジスタ制７卸ビ
ットである。
：Ｆ２）ｕ紅ｊ」Ｌ１上 ＳＶＰアッセンプラおよびハードウェアは２つのシング
ル命令に相当する命令を自動的に発生し、実行すること
ができるが、実行のためには拡張サイクルを必要とする
。全体的なスルーブツト利点はこの能力から得られる。
この拡張サイクル中　、　＜ＲＥＡＤ＞−＜ＲＥＧＩＳ
ＴＥＲ＞−＜ＡＬＬＩ＞−＜ＲＥＧＩＳＴＥＲ＞−＜Ａ
Ｌｔｌ＞−＜ＷＲＩＴＥ＞シーケンスが実施される。第
２のＡＬＵ・レジスタ動作のためには、この拡張サイク
ルに対する追加の時間が使用される。これが可能となる
のは、拡張サイクルが読み出し／書き込み動作中に各レ
ジスタ・ファイル毎に２ビツト・キャッシュから作動す
るからである。Ｓ■Ｐアッセンブラは、可能なときには
いつでもシングル命令をダブル命令に変換することによ
ってこれらキャッシュの最善の使用法を決定する。この
動作は２つのアッセンブラ・ダイレクチイブ、明ａ駐の
浄書（内容に変更なし） ＤＰＩ、ＥＲＩによってオン、オフされ得る。
ダブル命令は、２つの引き続く命令のパターンが表２１
ａ、２１ｂに示すようなものである場合に使用される。
レジスタ・ファイル・アドレスに、読み出されつつある
かあるいは書き込まれつつある場合に示したようになっ
ていることだけが必要がある。
９・ビ 匣 ここで、 ｘｘｘｘｘｘｘズ注意不要 ａａａａａａｏ・ＲＦＩ、　　第　１　命令についての
７ビツト・７トレスｂｂｂｂｂｂｏ・ＲＦＯｌ　第　１
　命令についての７ビツト・７トレスａａａａａａｌ＝
ＲＦＩ、　　第２　命令にフいての７ビツト・アドレス
ｂｂｂｂｂｂｌ・ＲＦＯ，第２　命令についての７ビツ
ト・アドレスｎ　ｎｎｎ　、、、　ｎｎｎ＝２２ビツト
制御オブコードこのアッセンブラはこれら４つのタイプ
の命令パターンをダブル命令に随意に組み込み、それら
それぞれのオプコードは表２２に示すようになる。
表　　２２ ここで、 ０００００００・メモリが使用されない場合アフ士ンブ
ラはｆ口を占める。
ａａａａａａＯ＝Ｒ’Ｆ１．ダブル　命令についての７
ビツト・アドレスｂｂｂｂｂｂＯ・ＲＦＯ、ダブル　命
令についての７ビツト　アドレスｎ　　ｎｎｎ　　、、
、　　ｎｎｎ＝２２ビツト　制御オプコーどアイドル命
＾モード このアイドル命令モードは、主として、電力を節約する
ことを意図している。このモードは、ＰＥが現行データ
・パケットの処理を完了し、次のパケットのために待機
状態にあるときにはいつでも実行され得る。アイドル命
令が発せられたとき、独立して制御されるＤＩＲ，ＤＯ
Ｒを除いて、並列のプロセッサの全回路は刻時を停止す
る。
ＷＲは静的であり、したがって、維持される。
しかしながら、ＲＦは動的である。維持する必要のある
ビットは前述したように選択的にリフレッシュされなけ
ればならない。
アイドル命令中、オフコード・フィールドの残部は命令
レジスタにラッチされるが、引き続く論理ブロックによ
って無視される。ビットＣ２１〜ＣＯはこの時点でゼロ
であって、処理が両開したときに内部バイブラインが正
しく充填されるようにしなければならない。表２３がア
イドル命中についてのオプコード構造を示している。
表　　２３ ここで、 （ｘｘｘｘｘｘｘｌ　＝ＲＦ１についての７ヒツト　７
ドレノ、　フィールド、？生！不要ｆｘｘｘｘｘｘｘ）
＝ＲＦＯ仁ついての７ビツト　アドレス　フィールド、
注意不要００００　、、、０００・２２ビツト制御はア
イドル中ゼロ外部バス動作 ＳＶＰチップについての外部バス１３０の動作は単純で
ある。３８ビツト・マイクロコード命令（２４制御、１
４アドレス）を持つ装置と、適正なセットアツプ、ホー
ルド時間を持つストローブＰＣＫが存在することだけが
要件である。データ入力部１５４、データ出力部１６８
のレジスタはプロセッサ・アレイ１５４に対して非同期
であり、プロセッサ・アレイ１０５がＤＩＲまたはＤＯ
Ｒへあるいはそこからのデータの転送を行う前に成る種
の同期形態が必要である。
ユ艶Ｌス１番 外部プロセッサ・クロック（ＰＣＫ）の立ち上がり縁が
、内部バス１７１についてのタイミングを生成する一連
の内部クロックをトリガする。箪２２図はシングル命令
モードについての、５ＶＰ１０２の内部バス１７１への
事象のシーケンスを示している。
ＳＶＰアッセンブラは、２つのシングル命令（アドレス
・フィールドを除いてこれらのシングル命令が同一であ
る場合）からダブル命令と呼ぶものを生成する。
アッセンブリによって生成されたダブル命令は対応する
ハードウェア・モードを必要とする。第２３図はダブル
命令サイクルについての事象のシーケンスを示している
。
ＳＶＰを縦続した場合（第２０．２１図）チップ間の遅
速伝帳経路は、近隣通信を使用しているときには、余分
な時間を必要とする。待機状態シングル・サイクルを持
たせることによって遅速サイクルに順応できる。このサ
イクルはシングル命令の動作を実施するが、第２４図に
示すようにダブル命令サイクルの時間を必要とする。
アイドル・サイクルでは、ＰＡ１０５を必要とするまで
ほとんどパワーダウンさせる。これは第２５図に示しで
ある。
愈」しに二」と ＳＶＰはマイクロコード・レベルでプログラムされる。
これらのマイクロコード「サブ命令」が組み合ってＳＶ
Ｐアッセンブリ言言昌における１本の命令ラインの命令
部分を作る。この章は、これらの命令を構成する方法お
よびアッセンブリがコンフリクトについてチエツクする
方法を説明する。この章における主要トビツクのいくつ
かを次に挙げる。
＊　命令ラインを形成するルール 一オペランド転送先／転送元名称 一サブ命令を組み合わせるルール 一オフコード・フィールド ネ　命令コンフリクト・マスク 令ラインを形成するためのルール ＳＶＰアッセンブリ・ソースは他のアッセンブリのもの
と同様である。すなわち、各ラインが、１つの命令、１
つのアッセンブリ・グイレクチイブ、コメントあるいは
マクロ・ダイレクチイブを含む。しかしながら、ＳｖＰ
アッセンブリ・ラインは、１つの命令を含む１本のライ
ンがいくっがのサブ命令を包含するという点で異なる。
これらのサブ命令が組み合わさってアッセンブリ時に単
一のオフコードを生成する。
「命令ライン」はオプションのラベル、１つ以上のサブ
命令プラスオプションのコメントフィールドからなる。
有効「命令」は互いに衝突しないように１つ以上のサブ
命令からなる。
「サブ命令」は３つの部分からなる。すなわち、転送先
オペランド、割り当てオペレータ（ＳＶＰアッセンブラ
はｒ＝ＪＭｅ号を認識する）および転送元オペランドを
、この順序で包含する。すなわち、 〈転送先オペランド〉；＜転送元オペランド〉オペラン
ド耘　　／転 表２４はサブ命令およびそれらのオペランドの有効範囲
（１０進）についての正当なオペランド転送先／転送元
名称を示す。
ム ム ｅＱのト ■　ｖ　ｖ ν　Ｖ　ν ０ロロ ここで、 Ｋ、ＸはＷＲＭの状態に基づく条件付き命令を示ｔ。
Ｋは条件付き転送元が隣接のＡＬＩｊであることを示す
。
Ｘは条件付き転送元が隣接のプロセッサからのものであ
ることを示す。
サブＣを　みムわ廿るルール 転送元（ソース）オペランドは１つの命令ラインで２回
以上指定され得る。
Ｂ＝Ａ、　Ｃ＝Ａ　　は正当である。
転送先オペランドは１つの命令ラインで指定され得る。
Ｂ＝Ａ、　Ｃ＝Ｂ　　は正当である。
Ｃ＝Ａ、　Ｃ＝Ｂ　　は不当である。
各レジスタ・ファイルは、アドレスが各サブ命令と同じ
であ°る場合に、転送元として２回以上指定され得る。
Ａ＝Ｒ［ｌ　ｆｌ３）、Ｂ＝ＲＯｆｌ３）は正当（同ア
ドレス）Ａ＝ＲＯ（１３）、Ｂ＝ＲＯ＋１００）は不当
（同ＲＦ、異アドレス）Ａ＝ＲＯ［１３）、　Ｂ＝Ｒ１
（１００）は正当（異ＲＦ）ＲＦＯｌＲＦＩ、ＤＩＲ，
ＤｏＲの１つだけがアッセンブリ・ラインで転送先オペ
ランドとして指定され得る。
Ｃ＝ＢＷ、　Ｒ（］（１０１＝ｓＭは正当（羊メモリ書
き込み）ＲＯ（１３１＝Ａ、Ｒ１Ｆ１３＋＝Ｅは不当（
２つのメモリ・ブランクへの同時書き込み） ＲＯ，Ｒ１、ＩＮＰまたはＯＵＴは転送元オペランド、
転送先オペランドとして指定され、転送先アドレスは同
じでなければならない。
Ｂ＝ＲＱ　（２２１，ＲＯ＋２２＋　＝ＳＭは正当（読
み出し／修飾／書き込み） Ｃ＝ＲＯ（２２＋、　Ｒ１（１２］・Ｃは正当（異ＲＦ
）Ｃ＝ＲＯｆ２２璽１’ＩＯ＋１２３１・Ｃは不当　（
同ＲＦ、異アドレス）Ｂ＝Ｒ１ｆ２５）、　ＩＮＰ　（
１］　＝ＳＭは正当（異ＲＦ）Ｂ＝ＲＯｆ２５）、ＩＮ
Ｆ　ｆｉｏ＋　＝ＳＭは不当（ＲＯ＆ＩＮＦ）−Ｍに、
レジスタ・ファイルＲＯ，Ｒ１のための上述のうちの任
！のルールがＪＮＰ（ＤＩＲ）ＯＵＴ　（ＤＯＲ）に同
様に連用できるが、ただし、ｒｎ」、ｒｐＪのアドレス
範囲が０〜１２７、ｒ　ｍ　Ｊが○〜３９、ｒｑＪが０
−２３である場合を除く。
すなわち、命令　Ｂ＝ＦｌＯ＋１０＋、Ｒｏ＋ｘｏ＋＝
ｓｈ＋が正当であるから、同じＲＦにおいで、Ｂ＝ＩＮ
Ｆ　ｆｌ［ｌｌ、ＩＮＦ（１０）・ＳＭも正当である。
第２６図はプロセッサ要素１５０の別の実施例を示して
いる。第２６図のプロセッサ要素１５１は１つ毎に４つ
のセンスアンプを有する。
２つはＤＩＲ／ＲＦＯ書き込み、読み出し作業用であり
、２つはＤＯＲ／ＲＦＩ書き込み、読み出し作業用であ
る。第２６図の実施例の場合、レジスタ・ファイルＯ、
レジスタ・ファイル１は、それぞれ、各メモリ・サイク
ルで２つのデータ・ビット（全体で１サイクルあたり４
つのビット）を読み出す。しかしながら、４つのデータ
・ビットのうちの２つだけが単一サイクル作動モードで
使用される。これら読み出し動作を無駄にしないように
、４つのビットは、２つの２ビツトキヤツシユ・メモリ
・バンクを形成するように処理しても良い。このフォー
マットでは、検出されても使用されなかったデータが使
用され、サイクル時間が短縮され得る。
データ、データ（バー）反転アドレスの読み出しを補正
すべく、信号１６５８．１６６ｏがそれぞれの読み出し
／書き込み制御回路に与えられる。あるいは、入力デー
タ・ラインが他のすべての反転された信号を持っていて
も良い。この実施例では、他のすべてのデータ出力ライ
ンも反転されることになる。
第２７ａ図は、プロセッサ要素の各レジスタ・ファイル
からデータを読み出し、そのデータをレジスタ・ファイ
ル・メモリ・バンクの１つに書き込む一回のサイクル動
作を示している。第２７ｂ図は、ダブル命令サイクルが
引き続くアドレスを持つ１サイクルでどのようにして読
み出しを２回行うかを示している。しかしながら、２つ
の完全サイクル時間を完了することな（、はぼ１．５サ
イクル時間で済む。
これは第２８図に示してあり、以下に一例を示す。コｉ
−７，４ビツト数ＸＪＪｚＸｏとＹ、、Ｙ、ｉＹ、、Ｙ
、。
の加算を考える。合計はＸを置き換えた５ビツト数、Ｘ
４ＸｓＬＸＩＸｏとなる。Ｘ４は先の桁上げと２Ｍ５Ｂ
　（Ｘ、、Ｙｌ、）の合計から得られる。これは負数を
カバーするのに必要である。最初は、桁上げはない。こ
の加算についての命令セットは表２５に示しである。
明細訂の浄書（内容に変更なし） ビットＸＯ，Ｘｌ。の加算を実行するために第１の命令
を実行する際、センスアンプはアドレス指定され・た記
憶場所ＲＦＯ（０）　、ＲＦＩ　　（０）に格納されて
いたデータを読み出す、これらアドレス位置はＤＲＡＭ
桁の偶数ビットライン位置で示され得る。引き続く命令
セットが、それぞれ、アドレス位置ＲＦＯ（１）、ＲＦ
Ｉ　　（１１）　　（アレイ内の次のビットライン）か
らビットＸ１、Ｙｌｌを読み出す。これらは各センスア
ンプについての偶数のビットラインに続く奇数のビット
ラインで示すことができる。これは加算が完了するまで
繰り返される。
ここで再び表２５の命令セントを参照して、ここでわか
るように、命令ライン２．３．４は、記憶されたデータ
のアドレス指定位置が異なっていることを除いて同じで
ある。もし、先に述べたように、成る偶数のビットライ
ンで読み出しシーケンスが始まったならば、データは引
き続く偶数−奇数、偶数−奇数のブロックから同時に読
み出される。したがって、偶数データ読み出しに続く命
令が同じで成るならば、先に読み出されたデータを使用
することができる。そうでなければ、これは廃棄される
ことになる。上記の例に適用されたように、命令１．２
はダブル命令（ＤＩ）に変換できない。ダブル命令につ
いてのアドレス・ルールのうちの１つは漬なされるＣ両
アドレス指定レジスタが偶数位置から、次いで、奇数の
アドレス指定位置から読み出しを行う）が、これらの命
令は同じではない。ここで、命令１、たとえば、桁上げ
（ＣＹ）は０であるが、命令２、たとえば、ＣＹは「Ｃ
」レジスタを経て順方向へ伝帳した桁上げに等しいこと
に注目されたい。命令３．４を検査すれば、これらの命
令がダブル命令を形成するように組み合わせ得ることが
迅速にわかる。ここで、偶数アドレス読み出しの後に奇
数アドレス読み出しが行われ、両命令が同一（アドレス
指定位置を除いて）であるということに注目されたい。
最終ビットを計算する命令番号５は孤立しており、それ
と組み合わせるべき命令がないので、そのままでは組み
合わせることはできない。表２５は、命令の組み合わせ
による、上記の単純な例におけるサイクル時間の短縮を
示している。上記例では、サイクル時間は５〜４５サイ
クル分短縮される。
ダブル命令概念によれば、レジスタ・セット毎に３つ以
上のセンスアンプを使用できる。たとえば、３つまたは
４つのセンスアンプ（それぞれ、１プロセツサ要素あた
り全体で６つ、８つのセンスアンプ）を使用した場合、
３倍、４倍の圧縮を行ってさらにサイクル時間を短縮で
きる。
オフコード・フィールド オフコードの制御部分は８つの８進数からなる。これら
の数字の各々は第５区の回銘ブロックの１つに対応し、
オフコード・フォーマットを持つ小さいファミリアリテ
ィによって、ユーザが亘ＬＸｉ−コ、つ１：・比（内容
に２：更シし）接オプコードを読み出すことができる。
表２６は、どのビットがどのブロックに対応するかを示
している。ｒＣＩ　Ｃ」は条件付き命令制御である。
慕’Ｏ：ｌ　□〜 茨 １ｋ７１ｉ：＋ｉ＋二の、：心（内′シに変更なし）こ
こで、 ＣＩＣ・条件付き命令制御 ＷＲＭ・作業用レジスタｒＭＪ ＷＲＡ・作業用レジスタｒＡＪ 圓ＲＢ・作業用レジスタｒＢＪ ＥＲＣ・作業用レジスタｒＣＪ ＮＮＣ・近隣制御 ＲＦＩ・レジスタ・ファイ）１１、　データ出力レジス
タ制御ＲＦＯ・レジスタ・ファイ１ト０、　データ入力
レジスタ制御第２９図において、ここに示すコントロー
ラ１２８はＳＶＰ　１０２と、ソフトウェア・プログラ
ム開発・テレビジョン動作エミュレーション・システム
９００とに接続している。開発システム９００は、ホス
トコンピュータ・システム９１２と、ホストコンピュー
タ・インターフェース・ロジック９１４と、パターン性
成器９１６と、データ・セレクタ９１８とを包含する。
ホストコンピュータ・システム９１２は開発システム９
００において種々の形態を採り得る。このような形態と
しては、パーソナル・コンピュータ、遠隔制御ユニット
、テキスト・エディタその他の制御アルゴリズムを開発
する手段がある。ホストコンピュータ・インターフェー
ス・ロジック９１４はテレビジョン受像器の主マイクロ
コントローラをエミュレートする回路を包含する。開発
システム９００では、ホストコンピュータ・インターフ
ェース・ロジック９１４はパターン生成器９１６と協働
してホストコンピュータ・システム９１２と局所通信バ
ス９３０の共有領域を作る。
パターン生成器９１６は代数精度のためプログラム・ア
ルゴリズムをテストするタイミングその他のパターンを
生成する。パターン生成器９１６はＳＶＰアルゴリズム
、ハードウェア・デバッギングのためのリアルタイム・
テスト・ビデオ・データも発生する。データ・パターン
・プログラマ（または、セレクタ）９１８は４０本の入
力ライン９２０の中から、あるいは、データ・パターン
生成器９１６によって生成されたデータ・パターンから
Ｓ　Ｖ　Ｐ　ｔ＼大入力るためのデータを選択するのに
用いる。図示したように、データ・セレクタ９１８は、
直列で、４０本のデータ入力ライン９２０と４０本のｓ
ｖｐ入力ピン１１８の間に挿入されている。開発システ
ム９００において、捕獲（または、フィールド）メモリ
１２１が設けてあって、２４木の出力ライン１７０の）
もの８本からの処理済みのデータを捕獲する。２４本の
出力ラインのうちの望みの８木は、３−’−−−１８進
マルチプレクサ１７１によって選定される。
こうして、処理済みのビデオ・データのフィールドが捕
獲され（または、格納され）、ＳＶＰ動作のリアルタイ
ム分析のためにホスト・インターフェース９１４または
ホストコンピュータ・システム９１２あるいはこれら両
方に戻される。
ホストコンピュータ・インターフェース・ロジック９１
４とホストコンピュータ９１２の間のハードウェア・イ
ンターフェース９３２は普通の並列インターフェース接
続によって開発システム９００で達成される。別の実施
例では、インターフェース速度が主要要件でないときに
は、普通のＥＩＡ　　Ｒ５−２３２Ｃケーブルをしよう
することもできる。　ＰＨＩＬＩＰＳ　ＥＬＥＣＴＲＯ
ＮＩＣ３Ｃ０ＲＰＯＲＡＴＩＯｈの製造するＩＩＣバス
を、ホストコンピュータ・インターフェース・ロジック
９１４とコントローラ１２８の間のインターフェース・
ライン９３０として用いても良い。
ビデオ信号処理用途では、コントローラ１２８はＳＶＰ
プロセッサ”Ａ　直１０２のための制御信号を発生する
。これらの制御信号は第１区のライン１１０上の入力テ
レビジョン信号の垂直同期成分および水平同期成分と同
期させられる。
第３０図はテレビジョン・マイクロコントローラ１７０
ｏを示している。このマイクロコントローラ１７００は
初期化（システム・パワーアップ）の際に内部テレビジ
ョン回路をプリセットする。マイクロコントローラ１７
００は、外部信号（たとえば、パーソナル・コンピュー
タ・キーバッド１７０２、遠隔制御ユニット１７０４ま
たはビデオ信号デコーダ１７１２からの信号）を受は取
り、それを復号し、他のテレビジョン・システム構成要
素に制御信号を伝送する。このようなシステム構成要素
としては、コントローラ１２８、ｓｖｐプロセッサ装置
１０２、オーディオ処理回路、ｔＪＨＦ・ＶＨＦチュー
ナなどがある。たとえば、これら外部制御信号としては
、コントラスト、輝度、色調がある。ビデオ信号デコー
ダ１７１２はサブタイトル、第２言語信号のような信号
を受は取り、復号する。
ここで再び第３０図を参照して、コントローラ１２８は
、マスク・コントローラ９０２、垂直タイミング生成器
９０４、水平タイミング生成器９０６、定数生成器９０
８および命令生成器９１０を包含する。作動にあたって
、コントローラ１２８はＳＶＰプロセッサ装置１０２に
、ライン９４６を経て演算定数を、ライン９４８を経て
制御命令を、ライン９５０を経てタイミング信号を与え
る。水平タイミング生成器９０６からの外部制御ライン
９３８、垂直タイミング生成器９０４からの外部制御ラ
イン９５２およびマスク・コントローラ９０２からの外
部制御ライン９３４は他の開発システム構成要素にタイ
ミング、制御信号を与える。第２０．２１図に関連して
先に説明したように、いくつかのＳＶＰプロセッサ装置
を相互に縦続することができる。このような構成要素と
しては、特別目的マルチプレクサと外部フィールド・メ
モリがある。
第３１図は開発システム９００から分離したコントロー
ラ・アーキテクチャ１２８を示している。第３１図のコ
ントローラ１２８は別個の集積回路であっても良い。こ
の実施例では、外部制御ライン９３４．９３８．９５２
は設けてない。マスク・コントローラ９０２　（ＭＣ）
はホストコンピュータ・インターフェース・ロジック９
１４またはＴＶシステム・マイクロコントローラ１７０
０によって翻訳されたようなユーザからの外部指令を判
断し、一連の制御こおどを発生し、これらの制御コード
を、垂直タイミング生成器９０４、水平タイミング生成
器９０６、命令生成器９１０、特殊マルチプレクサ（図
示せず）および−度にすべてのフィールドまたはフレー
ムを切り換えるのを必要とする他の所望の外部ロジック
へ送る。マスク・コントローラ９０２はユーザがソフト
ウェアをダウンロードできるようにする外部プログラマ
ブル・メモリを含み得る。しかしながら、好ましくは、
マスク・コントローラ・ロジックおよびプログラムはフ
ァームウェアでチップ上に設けられる。
マスク・コントローラ９０２からのデータ出力はライン
９３２．９３６を通して争直タイミング生成器９０４、
水平タイミング生成器９０６のそれぞれに与えられる。
垂直タイミング生成器９０４はライン９４４．９４０．
９４２を経て制御信号を、水平タイミング生成器９０６
、定数生成器９０８および命令生成器９１０のそれぞれ
に送る。水平タイミング生成器９０６からのタイミング
信号出力はライン９５０を経てプロセッサ１０２に与え
られる。同様に、定む生成器９０８は演算定数を発生し
、命令生成器９１０は制御命令をライン９４６．９４８
を通してプロセッサ１０２に与える。
簡単に言文ば、全体の作業において、マスク・コントロ
ーラ９０２はフィールドまたはフレーム速度でビデオ信
号処理を制御し、垂直タイミング生成器９０４はライン
速度で垂直方向演算を制御する。水平タイミング生成器
９０６はビクセル速度で水平方向演算を副面する。制衡
指令（ユ、単純な２ワイヤ式同期逐次バス９３０を通し
てＴＶシステム・コントローラ１７０２からマスク・コ
ントローラ９０２へ送られる。作動モード（画像中画像
、多重スクリーン画像、静止画像など）と補助レジスタ
１１９６（第５２図）の内容を後に詳しく説明する。し
かしながら、簡単に言えば、指令バス９３０を経て「シ
ャープネス」のようなＳＶＰプロセッサ装置システム変
数を送る。マスク・コントローラ９０２は条件付きジャ
ンプやベクトル化ジャンプを含む種々の命令を持つファ
ームウェア・プログラマブル状態マシンである。
第３１図において、マスク・コントローラ９０２がさら
に詳細に示しである。第３２図のマスク・コントローラ
の実施例は、逐次データ入力部９５４と逐次クロック入
力部９５６を有する非同期・同期変換ロジック部９５８
を包含する。マイクロコントローラ１７００からマスク
・コントローラ９０２へのデータ転送は、逐次データ入
力部９３０を介して逐次通信法によって行われる。
好ましい実施例では、逐次データのフォーマットは最上
位ビットを初めに持つ１０ビツト・ワードである。
先に述べたように、マイクロコントローラ１７００から
の逐次クロック・逐次データ出力はデータ・ライン９３
０ａ、９３０ｂを経てマスク・コントローラ９０２に与
えられる。非同期・同期変換ロジック９５８はライン９
３０を通して逐次信号入力を受け、それらを逐次フォー
マットから並列フォーマットに変換する。非同期・同期
変換ロジック９５８はこの仕事を行うためのレジスタを
包含する。ひとたび並列フォーマットに置かれると、デ
ータはこれらのレジスタ内に保持され、所望の時点でデ
ータ・ライン９６０または１１９８に与えられる。ロジ
ック９５８がらの１０個のデータ・ビットのうち８つの
ビットは並列で８ビツト・レジスタ９６２にロードされ
る。
上部４つのビットはデータ・ライン９６４を経てマルチ
プレクサ９６８に転送され、下部４つのビットは同様に
データ・ライン９６６を経て転送される。マルチプレク
サ９６８はライン９７０．９７２を通して外部フラグ入
力も受は取る。非同期・同期変換ロジック９５８はライ
ン９５７に１ビツト・フラグ出力を与える。
作動にあたって、ライン９６４からの４つのビットはコ
ントローラ１２８［画像白画像（ＰＩＰ）］などのため
の制御命令または作動モードを示す。ＰＩＦモードが示
された場合には、データ・ライン９６６を通して転送さ
れてきた４つのビットはテレビジョン・スクリーン上の
サブ画像を１くべき部位を示す。４本のラインの場合、
１６個の可能性のある位置のうちの１つが示され得る。
外部フラグ９７０．９７２は、２つ以上のＳＶＰが縦続
されているときに同期動作の同期を可能とするか、ある
いは、１つのＳ　■Ｐと付加的な外部ハードウェア・コ
ントローラ（ソフトウェア・プログラムのどの命令でコ
ントローラ１２８が新しい信号の実行を開始すべきかを
示すのに加えて存在している場合）との間の同期を可能
とする。
マルチプレクサ出力９７４はマスク・イネーブル・ロジ
ック９７６に与えられる。ロジック９７６はレジスタ９
６２からのデータ・ビットにテストを行う。ライン９８
２上のマスク・イネーブル・ロジック出力はマスク・コ
ントローラ・アドレス・カウンタ９８４がシーケンスで
アドレス指定を続けるか、あるいは、ジャンプを行うか
を制御する。マルチプレクサ９６８の出力はマルチプレ
クサ９８０への入力としてライン９７８を経て与えられ
る。マルチプレクサ９８０はマスク・コントローラ・ア
ドレス・プログラム・カウンタ９８４へ入力を与える９
本のデータ出力ライン９８６を有する。マスク・コント
ローラ・アドレス・カウンタ９８４からライン９８８へ
与えられたアドレスはマスク・コントローラ・プログラ
ム・メモリ９９０の記憶場所をアドレス指定する。
アドレス信号も、サブルーチン呼び出し動作のためにラ
イン９９２を経てリターン・レジスタ９９４へ与えられ
る。レジスタ９９４の出力はライン９９６を経て別の入
力としてマルチプレクサ９８０へ与えられる。
マスク・コントローラ・プログラム・メモリ９９０は１
４本の出力ライン９９８を有する。マイクロコード出力
は垂直タイミング生成器９０４および水平タイミング生
成器９０６のためのアドレスおよび演算モード命令を含
む。これらの信号はライン９３６．９３・２を経てＨＴ
ＧおよびＶＴＧへ送られる。ライン９９８上のマイクロ
コード出力ビットのうちのいくつかは命令デコーダ１０
０２へ送られ、そこで復号される。この命令デコーダは
ライン１００４を経てマルチプレクサ９８０およびマス
ク・コントローラ・プログラム・アドレス・カウンタ９
８４へ演算制御信号を与える。加えて、ライン９８８か
らのマイクロコード出力ビットは、ライン１００８を経
て、マルチプレクサ９８０へ別の入力として、そして、
マルチプレクサ９６８のための制御として与えられる。
マスク・コントローラ９０２は補助レジスフ制御ロジッ
ク１０１２も含む。非同期・同期変換ロジック９５８か
らの９本の信号ライン１１９８は補助レジスタ制御ロジ
ック１０１２へ入力部として接続しである。補助レジス
タの動作は第４０図を参照しながら後に説明する。
次に第３３図を参照して、ここには、第３１図の垂直タ
イミング生成器９０４がより詳しく示しである。垂直タ
イミング生成器（ＶＴＧ）９０４は、出力部９４４．９
４０．９４２に、水平タイミング生成器９０６、定数生
成器９０８および命令生成器９１０のための制御コード
を発生する。開発システム９００において、定数生成器
９０８も外部制御ライン９５２を経て一本の水平ライン
の成る解像度を必要とする回路へタイミングを与える。
垂直タイミング生成器９０４は垂直方向シーケンス・カ
ウンタ（ＶＳＣ）１０２０を包含する。この垂直方向シ
ーケンス・カウンタ１０２０はアップ・カウンタである
。カウンタ１０２０はライン９３２を経てマスク・コン
トローラ９０２から制御モード信号を受は取る。
モード信号は、とりわけ、画像中画像動作が望まれてい
るかどうかを示す。モード信号は、本質的には、垂直方
向シーケンス・カウンタ１０２ｏのための出発アドレス
である。Ｖ’５Ｃ１０２０は垂直方向シーケンス・メモ
リ１０２４のためのアドレスを与える。垂直方向シーケ
ンス・メモリ１０２４は水平タイミング生成器９０６、
命令生成器９１０および定数生成器９０８の初期化およ
び同期動作のためのタイミングその他の信号を配憶する
。垂直方向シーケンス・メモリ１０２４に記憶された情
報シーケンスは成る代表的な動作中繰り返される。メモ
リ１０２４は、情報シーケンスを記憶するのに加えて、
記憶されたシーケンスが繰り返された回数を記憶する。
シーケンス・メモリ１０２４はランダムアクセス・メモ
リ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）あるいは
他の形態のプログラマブル・ロジック・アレイ（ＰＬＡ
）を包含し得る。
繰り返し回数はライン１０２７を経てリピート・カウン
タ１０２８に与えられる。リピート・カウンタ１０２８
はダウン・カウンタであり、繰り返しシーケンス回数か
らカウントダウンを行う。
カウンタ１０２８がリピート・ビットｑ終わりを検知す
ると、制御信号がライン１０３２を経てカウンタ制御ロ
ジック１ｏ３４に送られる。カウンタ制御ロジック１０
３４はライン１０３６を通して信号を信号垂直方向シー
ケンス・カウンタ１０２０に送り、次のアドレス位置へ
進める。別の信号がライン１０４０を経て増分垂直方向
ループ・カウンタ１０３０に送られる。カウンタ制御ロ
ジック１０３４の初期化は入力テレビジョン信号のうち
の垂直方向、水平方向同期信号によって制御される。こ
れらの同期信号はライン１０３８を経て与えられる。
ここで再び垂直方向シーケンス・メモリ１０２４を参照
して、ライン１０２６上の信号の制御成分は垂直方向ル
ープ・カウンタ１０３０に与えられて所望の位置でルー
プ・カウンタを始動する。ライン１０４２に与えられた
垂直方向ループ・カウンタ出力は垂直方向ループ・メモ
リ１０４４の記憶場所をアドレス指定する。メモリ１０
４４もＲＡＭ、ＲＯＭ、ＰＬＡのいずれかであり得る。
メモリ１０４４はＨＴＧ、ＶＴＧおよび命令生成器（Ｉ
Ｇ）のためのループ・パターン（プログラム）、始動ア
ドレスおよびラベルを記憶する。垂直ループ・メモリ１
０４４からの制御データ・ビットはリピート・カウンタ
１０２８に与えられてルーピング・シーケンスが完了し
、増分すべきであることを示す、ビットはレジスタ・ロ
ード・シーケンサ１ｏ５４にも与えられる。レジスタ・
ロード・シーケンサ１０５４はラッチ１０４８．１０５
０または１０５４を制御する復号クロックを含む。レジ
スタ・ロード・シーケンサ１０５４は垂直ループ・カウ
ンタ１０４４を増分させるための増分信号も発生する。
データは、水平方向ライン時間毎にラッチ１０４８．１
０５０．１０５２から刻時される。
作動にあたって、垂直方向ループ・カウンタ１０３０は
出力信号１０４２を垂直方向ループ・メモリ１０４４に
与え、このメモリは水平タイミング生成器モード・ラッ
チ１０４８、定数生成器モード・ラッチ１０５０、命令
生成器モード・ラッチ１０５２、レジスタ・ロード・シ
ーケンサ１０５４およびリピート・カウンタ１０２８に
よってラッチされるモード制御信号をファンアウトする
。レジスタ・ロード・シーケンサ１０５４は出力を垂直
方向ループ・カウンタ１０３０およびラッチ１０４８．
１０５０．１０５２に与える。モード・ラッチの各々は
、トリガされたときに比カライン９４４．９４０．９４
２を通して、水平タイミング生成器、定数生成器および
命令生成器に信号を与える。
垂直タイミング生成器９０４機能としては、水平タイミ
ングを異なったモードへ変更すること、演算命令を変更
してテレビジョン信号をズームであるいは異なったフィ
ルタ・アルゴリズムで処理すること、外部マルチプレク
サを変更することもある。このリストはほんの例示であ
り、種々の機能の排除を意味するものではない。
次に第３４図を参照して、ここには、第３１図の水平タ
イミング生成器９０６をより詳しく示しである。垂直タ
イミング生成器９０４かもの７本の出力ラインのうちの
２木は水平方向シー″ケンス・カウンタ（ＨＳＣ）１０
６２に与えられている。７本のうち残りの２本はマルチ
プレクサ１０７４への入力として与えられている。マル
チプレクサ１０７４への他の２本の入力ライン９３６は
第３１図のますな・コントローラ９０２からのモード制
御信号である。第３０図のテレビジョン・システム　コ
ントローラ１７０２からの制御信号は入力の選択を制御
する。成る種のテレビジョン動作モード、たとえば、１
６サブ画像画像内画像において、垂直タイミング生成器
のいくつかのパターンは、たとえ水平タイミング生成器
のパターンが変化したとしても、変化することはない、
この場合、マルチプレクサ１０７４はＶＴＧ制御ビット
のうちの２つを垂直タイミング生成器を避けてて１接水
平タイミング生成器にバイパスするのに用いられる。し
たがって、７つのＨＴ　Ｇ　ｌｌｉ！Ｉ　ｆａビットは
、すべて、ＶＴＧから来るか、あるいは、５つがＶＴＧ
から来るか、残りの２つがマスク・コントローラからの
ものとなる可能性がある。マルチプレクサ１０７４の出
力はラッチｌ　０７８によ゛ってラッチ操作を受ける。
ラッチ１０７８はテレビジョン・システムのマスク・ク
ロックによって刻時される。
ライン９４４上のＶＴＧモード信号入力は水平方向シー
ケンス・カウンタ１０６２の出発位置である。カウンタ
１０６２のカウンタ出発位置圧力はラッチ１０７８から
の２つのビットと組み合わされて水平方向シーケンス・
メモリ１０６６の記憶場所をアドレス指定する。７ビツ
トＶＴＧモード入力によれば、１２８個までの異なった
パターンが識別され得る。各パターンは２３ビット幅−
バスライン幅９５０である。水平方向シーケンス・メモ
リ１０６６は、テレビジョン・スクリーン上に所望のル
ープ（あるいは、パターン）が生じたときにそれを示す
情報を紀・１する。たとえば、１６個の可能性のあるサ
ブ画像位置があるとすれば、タイミング開始は、サブ画
像が置かれる位置に応じて異なることになる。リピート
・カウント値はライン１０８４を経てリピート・カウン
タ１０８８−＼与えられる。カウンタ１０８８はループ
が繰り返される回数を計数するアップ・カウン夕である
。所望回数の繰り返しがあったならば、カウンタ制御ロ
ジック１０９２が水平方向シーケンス・カウンタ１０６
２にシーケンスの合図を行う。カウンタ制御ロジック１
０９２はライン１０９４を通して与えられたテレビジョ
ン信号のうちの水平方向信号によって初期化さ九る。
第３１図のホスト・インターフェース９１４はすべての
機能ブロックおよび読み出し、書き込み回路へブレーク
ポイント・リクエスト（ＢＰＲＥＱ）または割り込みフ
ラグを与えることができる。ブレークポイント信号を使
用することによって、プログラマは、たとえば、アルゴ
リズム、タイミングなどを検量する任意の水平方向ライ
ンで、プログラム実行を停止させ得る。
Ｈ３Ｍ１０６６からのメモリ出力の成分は水平方向ルー
プ・カウンタ１０８６のための出発位置を与える。制御
信号がライン１１００を経てＨＳＭ１０８６の動作を制
御するように与えられる。水平方向ループ・カウンタ１
０８６は水平方向ループ・メモリ１１０４にアドレスを
与える。
ループ・メモリ１１０４は繰り返されるパターンが何に
類似して見えるかを示すデータを保持する。メモリ１１
０４からの２４個の出力ビットのうちの１つがライン１
１０８を通して与えられて、ループの終わりがきたこと
を示す、残りの２３個のビットはＳＶＰプロセッサ１０
２への入力としてラッチ１１１０内にラッチされる。
作動にあたって、水平タイミング生成器（ＨＴＧ）９０
６はビクセル・クロック率でのタイミング・エツジを必
要とするｓＶＰ回路、フィールド・メモリ装置、ＤＩＲ
，ＤＯＲ１外部マルチプレクサ、Ｄ／Ａ変換器などのた
めのタイミング信号を発生する。１九は１つのサンプル
・クロックの分解能まで下げたタイミング・エツジを発
生することができる。水平タイミング生成器は、また、
水平方向においてタイミングが何に見えるかを示す、特
殊効果を望むならば、水平方向タイミングは画像白画像
、多重画像、ズームナトのどれを望んでいるかに従って
変化することになる。このモードでは、水平方向タイミ
ングはデータの取り扱いを許す成る特定の水平ラインで
変更され得る。
第３５図は第３１図の定数変成器９０８のブロック図で
ある。５つの垂直タイミング生成器モード・ビットが定
数シーケンス・カウンタ１１６に与えられる。５つのビ
ットは３２の異なった定数ストリングまでを識別できる
。各定数ストリングは１５−ビットまで一出力バス幅９
４６を持ち得る。ライン１１１８上のＣ８Ｃ出力はルー
プ・アドレス値および定数シーケンス・メモリ１１２０
内に記憶された対応する繰り返し値をアドレス指定する
。定数シーケンス・メモリ・アドレスは定数ループ・カ
ウンタ１１２６のための出発位置を選定する。カウンタ
１１２６は指示位置で出発し、ループ・ビットの終わり
に達するまで増分する。０〜３１の範囲の繰り返し値は
リピート・カウンタ１１２８（ダウン・カウンタ）に与
えられる。リピート・カウンタがゼロまで減分すると、
ライン１１３０上の信号がカウンタ制御ロジック１１３
２に合図を送り、定数シーケンス・カウンタ１１１６を
増分させる。カウンタ制御ロジックはループ信号の終わ
りまでループ・カウンタ１１２６の増分も行う、定数ル
ープ・カウンタ１１２６は定数ループ・メモリ１１４２
に対する出発記憶場所を示す。定数ループ・メモリ１１
４２からの１６個の出力ビットはループ信号の終わりを
告げ、リピート・カウンタ１１２８を減分させる。
ループ・メモリ１１４２は個々のプロセッサ要素のため
の唯一の演算定数を記憶する。このデータはエミュレー
トされたフィルタの値を含む。
ＣＧ９０８はＨＴＧと同期して作動し、発生したデータ
をデータ入力レジスタへ刻時する０次いで、ＩＧの常駐
プログラムがこれらの定数をプロセッサ・レジスタ・フ
ァイルに転送する。定数生成器は１つのサンプル・クロ
ック期間の分解能を持つデータ・ストリームを発生する
ことができる。
第３６図は第３１図の命令生成器９１０をより詳しく示
している。命令生成器９１０はジャンプ・フラグ調停制
御ロジック１２４４を包含し、これは水平同期信号１２
１８、垂直タイミング生成器９０４からのモード制御信
号１２２０およびフラグ信号１２２２を受は取る。ジャ
ンプ・フラグ調停ロジック１２２４は７個のベクトル化
ジャンプ・アドレス・ビットのうちの５個を命令プログ
ラム・レジスタ・マルチプレクサ（Ｉ’ＰＲＸ）１２３
０の入力部１２２６に与える。ライン１２２６上の５個
のビットは７個前部の最下位のビットである。
ジャンプ・フラグ調停ロジック１２２４は、また、命令
デコーダ１２３４ヘジヤンプ信号１２２８も与える。命
令デコーダ１２３４は多重出力信号を与える・。ライン
１２３６は出力信号のうちの１つをジャンプ・フラグ調
停ロジック１２２４の入力に搬送する。ライン１２３８
は４ビット復号マルチプレクサ出力制御信号１２３８を
ＩＰＲＸ１２３０へ搬送する。ライン１２４０は制御信
号を増分制御ロジック１２４２、大域回転アドレス生成
器（ＲＦＩ）１２４４および入城回転アドレス生成器（
ＲＦＯ）１２４６に搬送する。ライン１２４０に与えら
れた４ビット制御信号は入城回転アドレス生成器１２４
４．１２４６に、それぞれのレジスタ・ファイルについ
てのデータをロードあるいはシフトするように命令する
。増分制御ロジック１２４２に与えられた信号は、アド
レス・カウンタ１２９０．１２９２を、シングル命令動
作が実施されている場合には＋１増分にセットし、ダブ
ル命令動作が実施されている場合には＋２増分にセット
する。
ＩＰＲＸ１２３０は１１ビツト命令アドレスをライン１
２４８を通して命令プログラム・レジスタ１２５０へ与
える。命令ポイント・レジスタ１２５０からの出力信号
１２５２は命令プログラム・メモリ１２５８のためのア
ドレスとなる。アドレス１２５２はＩＰＲＸ１２３０の
ホールド入力部１２５４にも与えられる。ホールド入力
部は、所望に応じで、読み出しのための出力メモリ・ア
ドレスを保持する。アドレス１２５２は＋１増分制御ロ
ジック１２５６へも与えられる。
増分ロジック１２５６はリターン・レジスタ１２６４を
増分させるか、あるいは、Ｉ　ＰＲＸ　１２３０に次の
アドレスに進むように命令する。リターン・アドレスは
呼び出し入力信号によってラッチされる。
命令プログラム・メモリ（ＩＰＭ）１２５８はマイクロ
コードでＳＶＰシステム・アレイ命令セットを配憶する
。アレイ命令セットはここでは早期に与えられる。４４
個のビットの完全記述がそこに与えられる。命令プログ
ラム・メモリ１２５８からの４４個の命令ビットは、ア
レイ命令セットで述べたように、種々の位ｌへ分岐され
る。たとえば、ビット番号４３はブレークポイント・フ
ラグである。このビットはライン１２７０を経てブレー
クポイント・コントローラ１２７４へ与えられる。他の
制御ビットはＩＰＲＸ１２３０のベクトル、ジャンプ、
呼び出し入力部に与えられ、そして、命令デコーダ１２
３４の入力部１２３８へ与えられる。フラグを選定する
ためのマスク値ビットはライン１２２３を経てジャンプ
・フラグ調停ロジック１２２４へ与えられる。ブレーク
ポイント・ビット読み出し中にブレークポイント・コン
トローラ１２７４が使用可能とされているならば、ブレ
ーク信号がライン１２８０．１２８４へ与えられて動作
を停止させ、テストを行う。ブレークポイント・コント
ローラ１２７４は、また、ブレークポイント・ライン（
ＢＰｌｉｎｅ）入力信号１２７６とリセット信号入力１
２７８も受は取る。命令ビット０〜２３は命令プログラ
ム・メモリ　（ＩＰＭ）１２５８から制御コード・ラッ
チ１２８８へ分岐される。ビット２５〜３１はＲＦＯア
ドレス・カウンタ１２９０へ分岐される。ビット３２〜
３８はＲＦＩアドレス・カウンタ１２９２へ分岐される
。ビット３９〜４２はリピート・カウンタ１２９４と増
分制御ロジック１２４２へ分岐される。増分制御カウン
タ１２４２命令デコーダからの入力１２４０も受は取り
、これは入城回転アドレス生成器（ＲＦＩ）１２４４、
（ＲＦＯ）１２４６へ４ビツト制御入力も受は取る。制
御コード・ラッチ１２　Ｅｊ８からのラッチ命令出力１
１９４は補助レジスタ・コントローラ・ロジック１１９
６に与えられ、これはライン１１９８を通して大域変数
信号も受は取る。出力１１９４もライン１２００を通し
てマイクロコード・ビットＯ〜２３として直接与えられ
る。出力９４８はＳＶＰプロセッサ装置へ与えられる。
作動にあたって、命令生成器９１０はＳＶＰプロセッサ
に、所望のクロック率でデータのストリーム、命令、ア
ドレスおよび制御信号を送る。
生成されたマイクロコードは第１図のＳＶＰ　Ｉ　Ｏ２
のプロセッサ要素算術ロジック・ユニット、マルチプレ
クサ、レジスタなどを扱ったり、それに命令を与えたり
する。命令生成器９１０は、コア命令に加えて、ＳＶＰ
コア・プロセッサを単一のマイクロプロセッサのように
作動させる命令を生成することができる。このモードで
は、無条件ジャンプ、呼び出し、成る種のフラグ・テス
ト命令ｆｌａｇｏ、１などについてのジャンプのような
命令が実施される。フラグは外部でテストしても良い。
命令生成器９０１は垂直タイミング生成器９０４あるい
はマスク・コントローラ９０６から内部制御コードを受
は取ったり、水平タイミング生成器９０６からフラグを
受は取ったりすることができる。
作動中、命令プログラム・メモリ（Ｉ　ＰＭ）１２５８
に記憶されている命令マイクロコードが命令デコーダ１
２３４によって取り出され、解釈、実行される。復号信
号のいくつかは命令プログラム・レジスタ・マルチプレ
クサ（ＩＰＲＸ）１２３０のアドレス選択として使用さ
れて命令プログラム・レジスタ（ＩＰＲ）１２５０にラ
ッチされたアドレスを変更する。命令コードは種々のタ
イプの命令セット、たとえば、条件付きまたは無条件ジ
ャンプ、サブルーチン呼び出しまたはリターン、更新モ
ード値でのベクトル・アドレス指定、シングルまたはダ
ブル命令、大域変数の分布のための補助レジスタ制御、
ＲＡＭ ＦＩＬＥ（０，１）アドレスのための大域回転などを制
御する。
ブレークポイント信号がデバッギング・ステージ中に主
張されたとき、ブレークポイント・コントローラ１２７
４はＩＰＲ１２５０の内容を所定の値にセットし、プロ
グラムの流れを特殊なサブルーチンに移動させ、ＳＶＰ
動作で処理されたデータをテストする。このブレーク機
能はびでお信号の所与のフレーム内でＢＰＬＩＮＥ１２
７６水平ラインのマスク可能入力によって制御され得る
。
リピート・カウンタ１２９４は、この命令コードと繰り
返しカウント数の組み合わせとして多数の連続した同一
の命令を示すことによってＩＰＭ１２５８内の必要量の
記憶場所を減らす。
たとえば、リピート・カウンタ１２９４がゼロでないと
き、命令プログラム・メモリは進まない。
これは、同じ命令が異なったアドレスでのみ繰り返され
るためである。これは多数の記憶場所に格納されること
なく１つの命令の繰り返しを許す。
命令セットで説明したように、命令リピート値はビット
３９〜４２としてマイクロコードで符号化される。
第３７図は第１図のコントローラ１２８とＳＶＰプロセ
ッサＷＮ１０２の別の接続関係を示している。オシレー
タ１１５７は、ライン１１５６を経て種々のＳＶＰシス
テム成分へタイミング信号を与えるように示しである。
オシレータは入力信号の水平、垂直同期信号によってト
リガされる。出力ライン１１６０ａ、１１６０ｂは定数
生成器９０８およびマルチプレクサ１１６４にクロッキ
ング信号を与える。クロッキング信号はライン１１５８
を経て命令生成器９１０にも与えられる。同様の接続が
必要に応じて他の構成要素についてもなされ得る。第３
７図において、マルチプレクサ１１６４は、データ入力
レジスタ１５４へのデータ・ソースとして、入力ディジ
タル化ビデオ信号あるいは定数生成器９０８からの定数
を選ぶ。データ入力レジスタ１５４への他の入力は第１
図のフィールド・メモリ１２０のようなフィールド・メ
モリその他のデータ・ソースから−の出力を含む。
定数は、データ処理中に使用するために、個々のプロセ
ッサ要素レジスタ・ファイルへ所定のパターンで与えら
れる。定数生成器は各プロセッサ要素に、所望に応じて
、独特の定数値を持たせる。それと対照的に、入城変数
はすべてのＳＶＰプロセッサ要素に同じものを与える。
入力ビデオ信号との衝突を避けるために、定数は入力ビ
デオ信号とは別個にロードされる。定数は、水平タイミ
ング生成器９０６によって与えられるタイミングで、Ｄ
ＩＲ１５４ヘシフトされる。ビデオ用途においては、す
べての水平ラインと同じ頻度で新しい定数を与えること
ができる。
第３８図は第３５図の定数生成器アーキテクチャの別の
実施例を示す。第３８図の回路は、出力ライン１１２２
．１１７８．１１２４を有するシーケンス・メモリ１１
２０（タイミング・パターン番号を受は取るための入力
ライン１１７９を有する）を包含する。出力部１１２２
はループ・カウンタ１１８２ヘループ・パターン番号を
与え、このカウンタがライン１１８４を経てループ・メ
モリ１１４２ヘアドレスを与える。出力部１１７８はタ
イミング・シーケンス信号の終わりを制御ロジック１１
３２へ与え、この制御ロジックはライン１１８８を経て
ループ・メモリ１１４２からループ信号の終わりも受は
取る。出力部１１２４は命令パターンの反復回数を示す
Ｎ−ビット数をリピート・カウンタ１１２８に与える。
第３９．４０図はシーケンス・メモリ １１２０およびループ・メモリ１１４２内に記・１され
ている内容の例である。第３９図において、カラムＩは
メモリ１１２０内に記・ツされたパターンのタイミング
・パターン数についてのエントリを有する。カラム■は
タイミング・シーケンス信号の終わりについてのエント
リを有する。この例において、信号は、１つのストリン
グに続いて論理高または１、あるいは、いくつかのルー
プ・パターンが繰り返された場合には論理低または０で
ある。ループ・パターンが１つだけの場合、ただ１つの
ビットが与えられる。カラム■は各ループ・パターンに
ついての反復回数についてのエントリを有する。カラム
ＴＶは繰り返そうとしているループ・パターンの数につ
いてのエントリを有する。
第４０図はループ・メモリ１１４２の内容を示しており
、カラムエは第３９図のカラム■に対応するループ・パ
ターン数についてのエントリを有する。カラム■はルー
プ信号の終わりについてのエントリを有する。この信号
は複数のゼロに続いて論理高または１となる。この例に
おいて、メモリ１１４２には４つの異なったループが格
納される。カラムｍは繰り返されるべき定数を示してい
る。
第４１図はＳｖＰブロセーツサ装置１０２にタイミング
・パターン＃４の定数を与えるための事象のシーケンス
についての流れ図である。シーケンスは、プログラム命
令が定数生成器°９０８にＳＶＰプロセッサ１０２に定
数を与えるように命令したときに位１１１９８で始まる
。シーケンスはステップ１２０ｏへ進み、タイミング・
パターン数をカウンタ１１１６へ入力する。カウンタ１
１１６からのタイミング・パターン数はシーケンス・メ
モリ１１２０内でパターンのシーケンスをアドレス指定
するのに用いられる。タイミング・パターン数はこの例
では４つである。次いで、シーケンスはステップ１２０
２へ進み、カウンタ出力１１１８がタイミング・パター
ン・シーケンス＃４のための出発記・宜場所をアドレス
指定する０次に、シーケンスはステップ１２０４へ進み
、シーケンス・メモリ１１２０が制御ロジック１１７０
に合図を送って、シーケンス・カウンタ１１１６をゼロ
にリセットさせる。シーケンスは、次いで、ステップ１
２０６へ進み、シーケンス　メモリ１１２０がリピート
・カウンタ１１２８ヘループを繰り返す回数をロードし
、ループ・カウンタ１１８２へ最初のループをロードす
る。この例において、タイミング・パターン＃４には３
つのループがある。最初のループ、ループ・パターン＃
３は３１回繰り返されることになっている。第２のルー
プもループ・パターン＃３であり、これは３１回繰り返
される。５ビツト・アドレスが、この例では、最大反復
回数を３１にセットする。ビット幅を変えることによっ
て、もっと大きい数を示すこともできる。本ケースでは
、３１回より多い回数繰り返したい場合には、同じルー
プ・パターンを繰り返すだけで良い。これはタイミング
・パターン＃４で行われる。
ステップ１２０６の後、シーケンスはステップ１２０７
へ進み、シーケンス・メモリ１１２０がリピート・カウ
ンタ１１２８へ最初のループ・パターンの反復回数をロ
ードする。この例では、これは＃３である。ループ・カ
ウンタ出力はループ・メモリ１１４２における記憶場所
をアドレス指定する。シーケンスはステップ１２０８へ
進み、ループ・メモリ１１７４がループ＃３に対応する
定数のストリングを出力する。この例では、定数ストリ
ングは８−５−７−３−２−１９である。次に、シーケ
ンスはステップ１２１０へ進み、制御ロジック１１３２
が各定数が通過する毎にループ・カウンタ１１８２を増
分する。ステップ１２１２で、ループ・ビットの終わり
を制御ロジック１１３２が検出しないならば、ループ内
の最後の定数が通通し、ループ信号のｒｌＪ端が来るま
でステップ１２０８から動作が繰り返される。次いで、
シーケンスはステップ１２１４へ進み、制御ロジック１
１７０がループ・カウンタ１１８２をリセットし、それ
ぞれ、ライン１１８６．１１９２上の信号を介してリピ
ート・カウンタ１１２８を減分する。吹に、シーケンス
はステップ１２１６へ進む。このステップ１２１６で、
リピート・カウンタ１１２８がゼロに達していなかった
ならば、シーケンスはステップ１２ｏ７へ戻る。リピー
ト・カウンタ１１２８がゼロに達していれば、シーケン
スはステップ１２２１へ進み、制御ロジック１１３２が
シーケンス・カウンタを＋１増分し、シーケンスはステ
ップ１２０６へ戻り、これらのステップが繰り返される
。ステップ１２２３で、シーケンス・カウンタのカウン
ト数がシーケンスの数よりも大きい場合には、動作はス
テップ１２２７で停止する。
域　転アドレス・カウンタｆＲＦｏ、ＲＦＩのため第４
２図において、ここには、本ＳＶＰ装置１０２で実現で
きる、Ｎ−ビット分解能の５極式有限インパルス応答（
Ｆ　Ｉ　Ｒ）フィルタ７９２が示しである。第１８図の
第２最近接アーキテクチヤを使用することによって、２
Ｎ個の命令を羊−近接アーキテクチャにわたって節減で
きる。たとえば、後に説明する命令セットに言及すれば
、プロセッサ１０２はＮ個のビットを２ＬからＩＬへ動
かして加算を行うのにＮ個の命令を必要とすることがわ
かる。同様に、Ｎビットを２ＲからＩＲへ動かすには、
Ｎ個の命令が必要である。
第２最近接接続を持つことによって、単一の近隣通信ネ
ットワークについて２Ｎ個の命令が節減される。たとえ
ば、１２ビツトＦＩＲが実現されている場合、第２最近
接配置は羊−近隣ネットワクの実行時間の６８％より短
い時間で良いことになる。
ＳＶＰがソフトウェア・プログラマブル装置であるので
、第４２図のＦ　Ｉ　Ｒ、（水平フィルタ）に加えて、
種々のフィルタおよび他の機能を実現できる。その例と
しては、垂直ＦＩＲフィルタ、時ＦＩＲフィルタ、ＩＩ
Ｒフィルタ（垂直・−時）がある。
第４３図において、ここには、４つのライン・メモリが
示しである。すなわち、８ビツト・ライン・メモリ８２
４と、６ビツト・ライン・メモリ８２６と、２つの４ビ
ツト・う１′ン・メモリ８２８．８３０である。これら
のライン・メモリは本ｓｖｐ装置１０２でエミュレート
され得る。
この技術を説明するために、ここで、第４４ａ図がビッ
ト位置ＯＯ〜７Ｆ（０−１２７）を有するレジスタ・フ
ァイル、たとえば、プロセッサ要素ｎのＲＦＯを示して
いると俄足する。第４４ａ区のレジスタ・ファイルは多
数の部分に分解し得る。この例では、レジスタ・ファイ
ルは２つの上下の部分（必ずしも等しくない）に分解さ
れる。
上方部分はビット位置００〜３Ｆを含む。下方ビット位
置は４０〜″７Ｆである。もし上方部分が大域回転メモ
リとして示されているならば、下方部分は通常の作業用
レジスタ・ファイルとして用いられ得る。理解を容易に
するため、大域回転部分は、たとえば、ｒＱＪ　ビット
の「Ｐ」ワードとして再編成され得る。ここで、ｐｘＱ
は全大域回転スペース以下である。これが第４４ａ図の
上方部分の展開図である第１８ｂ図に示しである。第４
４ｂ区の入城回転領域の各ラインは水平姿勢で積み重ね
た状態に置き換えられたレジスタ・ファイルの８ビツト
を含む。このメモリ領域の１つのアドレスが指定される
と、それは全大域回転スペース内で「回転値＝ＱＪモジ
ュラス分だけオフセットされる。こうして、メモリ・バ
ンクを通じてデータをシフトすることを必要とせずに、
レジスタ・ファイルの個々のライン・メモリ・サブセッ
トが循環回転させられる。これが次の例に示しである。
第４３図の４つのライン・メモリが第４４ｂ図の入城回
転領域に格納されており、そして、大域回転命令が実施
される場合、データについての見かけ上の効果は次の通
りである。Ｂ−→Ｃ１Ｃ−−Ｄ、Ｄ−→Ｅ、Ｅ−−Ｇ、
Ｇ−−ＨｌＨ−→ＭおよびＪ、Ｍ−”Ｎ、Ｊ−−＝に、
Ｎおよびに一−Ｂである。−瞥して、動きＥ−−Ｇ、Ｈ
−−ＭおよびＪ、Ｎおよびに一−Ｂは、入城回転に先立
って存在する古いデータが単にシフトされただけのよう
に思えるので、エラーであるように見える。しかしなが
ら、それは当たっていない。なんとなれば、入城回転の
直後に、新しいデータ値Ａ、Ｆ、１．Ｌがそれらの位置
に書き込まれ、古い値Ｅ、Ｈ，に、Ｎが失われるがらで
ある。これはライン・メモリで予想される通りである。
１−水平デイレイをエミュレートするために、各水平ラ
イン時短に大域回転命令が宴行される。ＳＶＰハードウ
ェアはＱの値および大域回転スペースの最大価のセツテ
ィングを可能とする。
第４５図は第３６図のレジスタ・ファイル０　（ＲＦＯ
）１２４６についての大域回転アドレス生成器の論理図
である。第３６図のレジスタ・ファイル１　１２４４の
ための大域回転アドレス生成器は同じであり、したがっ
て、次の説明は両方の生成器に当てはまる。大域回転ア
ドレス生成器１２４６はライン１２８１を経てレジスタ
・ファイルＯアドレス・カウンタから相対レジスタ・ア
ドレスを受は取る。この相対アドレスはライン９４８を
経てレジスタ・ファイルＯにおけるレジスタ位置をアド
レス指定するように与えられる。マイクロコード・ビッ
ト３２〜３７はライン１３７４．１３８２を経て命令プ
ログラム・メモリ１２５８から与えられた１１個のビッ
トのうちの６個である。ライン１３７４を経て与えられ
た６個のビットは、全レジスタ傾城における、回転ステ
ップ中に回転させられるレジスタの量を定める。これは
、先の例では、ワード長Ｐである。工学設計目的のため
に、ビット３２〜３７で定められる個は、この例では、
２の因数によって基準化される。基準化された２個はレ
ジスタ１３７０に与えられる。ライン１３８２を経て命
令プログラム・メモリ１２５８から与えられたマイクロ
コード・ビットＣ４８〜４２は、先の例では、全大域回
転面積すなわちＱを定める。工学設計目的のために、回
転面積は８の因数で基準化される。基準化された０個は
レジスタ１３８０へ与えられる。
大域回転を始めようとするとき、第３６図の命令デコー
ダ１２３４ライン１２４３Ａを経てＲＦＯへ信号ＬＭＲ
ｘ（ＲＦＯ！：対してはＸ＝０、ＲＦＩに対してはＸ＝
１）を与える。信号ＬＭＲｘはモジュラス・レジスタ（
ＭＯＤＲＥＧ）１３８０、回転値レジスタ（ＲＯＴＶＡ
Ｌ　　ＲＥＧ）１３７０およびオフセット・レジスタ（
ＯＦＳＴ　　ＲＥＧ）１４５０に与えられる。０ＦＳＴ
　　ＲＥＧ１４５０の機能については後に説明する。信
号り、ＭＲｘはライン１３７４．１３８２上に存在する
値をそれぞれレジスタ１３７０．１３８０にロードし、
レジスタ１４５０をリセットする。入城回転を使用する
肋にゆ、−度、Ｌ　Ｍ　Ｒｘ命令を実行するだけで良い
。大域回転サイズが変っていないが、あるいは、新しい
大域回転が始まっていない場合には、再実行する必要は
ない。
加算器（ＡＤＤ−ａ）１３９０がＲＯＴＶＡＬ　　ＲＥ
Ｇ１３７０の内容を０ＦＳＴＲＥＧ１４５０の現内容に
加える。ライン１３９６に与えられた０ＦＳＴ　　ＲＥ
Ｇ出力はそのレジスタ・ファイル絶対アドレスとライン
１２９１に与えられたレジスタ・ファイル相対アドレス
の差の半分である。ＡＤＤ−ａはライン１６００を通し
て減算器−ａ１３７３の「＋」入力部とデータ・セレク
ターａ１３７２の「１」入力部に新しいオフセット値を
出力する。減算器−ａ１３７３はＭＯＤ　　ＲＥＧ１３
８０からモジュラス値の４つの最上位ビット（ＭＳＢｓ
）を引き、そして、ＡＤＤ−ａ１３９０から６ビツト出
力を引く。この減算を実行する前に、２つのゼロ最下位
ビット（ＬＳＢｓ）がレジスタ１３８０から大域回転領
域出力値へ加えられる。
２つのゼロＬＳＢｓの加算は、大域回転領域出力を４倍
する。減算器１３７３はオプションであり、オフセット
値が定められた大域回転領域の外側にあるかどうかをテ
ストする。この例では、減算器出力が正（論理低）の場
合、オフセット値は大域回転領域内にある。データ・セ
レクタ出力１６０２はデータ・セレクターａ１３７２の
ｒＯＪ出力部に与えられる。
データ・セレクタ１３７２は、セレクタ出力が正の場合
、減算器１３７３の出力を入力として選ぶ。ＡＤＤ−ａ
１３９０からの出力は、セレクタ出力が負である場合（
オフセット値が大域回転領域の外にある場合）に選ばれ
る。データ・セレクターａ１３７２から出力された新し
いオフセット値は、命令生成器から信号ＧＲＬｘ１２４
３によって刻時されたとき、オフセット・レジスタ１４
５０によってラッチされる。ＧＲＬｘ命令が実行されて
大域回転を開始する。これは、通常、走査線の始めある
いは終わり、または、ＤＩＲからＲＦＯへ、または、Ｒ
ＦＩからＤＯＲへの転送の前に生じる。
次に第４５図の入力ライン１２９１を参照して、レジス
タ・ファイル相対アドレスを定める７つのビットは、コ
ンパレータ（ＣＯＭＰ）１４４０への１人力として、そ
して、データ・セレクターｃ　（ＤＳＥＬ−ｃ）１４２
０への１人力として与えられる。ＣＯＭＰ１４４０へ与
えられた７つのビットは８ビツト入力のうちのＬＳＢビ
ットである。ＭＳＢはライン１３７９に与えられたゼロ
ビットである。ＣＯＭＰ１４４０への第２人力はＭＯＤ
　　ＲＥＧ１３８０からの５ビツト出力である。５つの
出力ビットはＣＯＭＰ　１４４０へ８ビツト入力のうち
の最上位ビットを与える。３つのＬＳＢビットはライン
１３７９からゼロとして与えられる。コンパレーク１４
４０は相対アドレス１２９１をモジュラス値レジスタ１
３８４の出力と比較する。前述したように、出力１３８
４は基準化値である。３つのゼロＬＳＢの加算は、基準
化値を８倍する。コンパレータ１４４０は大域回転につ
いてのテストを行う。相対アドレスがモジュラス・レジ
スタ１３８０出力以上である場合には、アドレス指定さ
れたレジスタ・ファイルは定められた大域回転領域の外
にあり、大域回転は実施されない。コンパレータ出力１
３８８はＯＲゲート１３７６へ２つの入力のうちの１つ
として与えられる。第２人力はマイクロコード制御ビッ
トＣ２（レジスタ・ファイル１がアドレス指定されでい
る場合にはＣ５）である。先に述べたように、もしマイ
クロコード・ビットＣ２（またはＣ５）が１である場合
には、アドレス指定１：ＤＩＲ（ＤＯＲ）または補助レ
ジスタに行われる。もしＣ２（Ｃ５）が１の場合には、
大域回転は行われない。相対アドレスがレジスタ・ファ
イルの外にある場合には、大域回転領域データ・セレク
タＤＳＥＬ−ｃ１４２０は、ＯＲゲート１３７６から出
力された信号に応答して、その絶対アドレス出力９４８
として相対アドレス入力を選ぶ。
減算器−ｂ、５ＵＥｂ、１４００は２つの入力のうちの
１つとして相対アドレスを受は取る。
伯の入力はオフセット・レジスタ１４５０出力１６０４
プラス加算されたＯ　　ＬＳＢビットである、減算器−
ｂ１４００はオプションであり、大域回転テストを実施
する。減算器−ｂは相対アドレス値１２９１と定められ
たオフセット値の間の引き算を行う。ライン１４０２上
の出力は絶対アドレスである。絶対アドレス値１４０２
は、２つの入力の１つとして、加算器（ＡＤＤ−ｂ）１
４１ｏに与えられ、もう一方の入力として、データ・セ
レクターｂ　（ＤＳＥＬ−ｂ）１４１９へ与えられる。
もし出力１４０２が負テあれば、ＤＳＥＬ−ｂ１４１９
への信号１３９４がそれをしてＡＤＤ−ｂからの出力１
６０６を絶対アドレスとして選ばせる。
ＡＤＤ−ｂは、負のアドレスがないので、負アドレスの
発生を抑える。ＡＤＤ−ｂ　１４１０はモジュラス・レ
ジスタ個１３８４（３つの加算０ＬＳＢビツトと共に）
を減算器−す出力１４０２へ加える。これにより、ＡＤ
Ｄ−ｂからの絶対アドレス出力は正となる。第４２ｃ図
は前述の事象シーケンスについての流れ図であり、流れ
図４２ａの続きである。
前記の第４２図の論理図において、ＡＤＤ−ａは６ビツ
ト加算器であり、ＡＤＤ−ｂは６ビツト加算器であり、
Ｓ　ＵＢ　−ａは４ビツト減算器であり、５ＵＢ−ｂは
６ビツト減算器であり、ＤＳＥＬ−ａは４ビツト・デー
タ・セレクタであり、ＤＳＥＬ−ｂは４ビツト・データ
・セレクタであり、ＤＳＥＬ−ｃは６ビツト・データ・
セレクタであり、ＣＯＭＰは８ビツト・コンパレータで
ある。
［ＭＯＤ　　ＲＥＧ］の値は〈モジュラス値〉／８であ
り、次の通りである。
〈モジュラス値直＞＝０、８、１６、２４．　　　・・
　１１２、１２０、１２８［ＭＯＤ］　＝０．１．２，
３、・・・１４．１５．１６［ＲＯＴ　　ＶＡＬ　　Ｒ
ＥＧ］の値はく回転値〉／２であり、上記の例の場合、
Ｏと［ＭＯＤＲＥＧ］”４の間の任意数である。
もし命令生成器（ＲＥＬ　　ＡＤＲＳ）からの相対アド
レスが［ＭＯＤ　　ＲＥ（、］’８の内容以上であるな
らば、（ＲＥＬ　　ＡＤＲＳ）はＤＳＥＬ−Ｃによって
圧力される。さもなければ、モジュロ・アドレスはＤＳ
ＥＬ−ｃによって出力されて大域回転を実施する。
（ＲＥＬ　　ＡＤＲＳ）＜　［ＭＯＤ　　ＲＥＧ］　’
８の場合、Ｃ（ＲＥＬ　　ＡＤＲＳ）−［０ＦＳＴＲＥ
Ｇ］　　’２）ｍｏｄ　　（［ＭＯＤ　　　ＲＥＧ］　
　”８（Ｒ’ＥＬ　　ＡＤＲＳ）＞＝　［ＭＯＤ　　Ｒ
ＥＧ］　”８の場合、（ＲＥＬ　　ＡＤＲＳ）である。
第４６ａ、４６ｂ区は大域回転についての流れ図の一部
である。
第４７区において、コントローラ１２８から受は取られ
たアドレス、データ制御信号その他の信号のパイプライ
ン化のための回路が例示しである。図示の回路はファク
タ生成器１４４０へ入力１４３８を与えるアドレス・バ
ッファ１４３６を包含する。これの出力はドライバ１４
４４によってファクタ・デコーダ１４４８をアドレス指
定するように与えられる。デコーダ１４４８の出力１４
５０はライン１４５４へ与えられたサンプル周波数で刻
時されるラッチ１４５２べ与えられる。ラッチ１４５２
はクロッキングとライン１４５８上の活性低入力との間
でリセットされ得る。ラッチ１４５２の出力は、制御の
下に、たとえば、データ入力レジスタ、入力レジスタ・
ファイル、出力レジスタ・ファイルまたはデータ出力レ
ジスタのワードライン１４６２の制御の下に、このセク
ションの制御ライン入力に与えられる。
外部コントローラが用いられる場合、チップパッド・コ
ンタクト１４３２は制御信号をＳＶＰコア１０２へ入力
するように与えられる。第４７区のタイプの回路はＤＯ
Ｒω１１でも使用され得る。第４８図はパイプライン回
路についての種々の入力、出力の表である。
第４９図において、ここに示すタイミング図は、先に宴
行された命令のアウトカムを決定する必要なしにＳＶＰ
へ連続的に信号を与える能力から生じる装置の改良速度
を説明するものである。
信号１４３１は外部コンタクト・パッド１４３２を経て
ｓｖｐ装！１ｏ２コアに与えられる有効メモリ・アドレ
ス信号である。信号１４５０はアドレス・デコーダ１４
４８の復号信号出力である、信号１４６２は、たとえば
、ＤＩＲワード・ラインへ与えられるドライバ１４５６
の信号出力を示している。時刻１０で有効アドレス信号
が与えられた場合、信号は復号され、時刻ｔ１でラッチ
１４５２へ与えられる。
方、時刻ｔ３で信号はラッチされる。サンプリング時、
復号アドレスは選定されたワード・ラインへ与えられる
。動作速度は、先の信号が実行される前にアドレス・バ
ッファへ後続の信号を連続的に与えることによってかな
り改善される。木口路において、ラッチは、新しいアド
レス（次の動作のためのもの）が入力バッファ、ファク
タ生成器／ドライバおよびアドレス・デコーダを通して
パイプライン化している間に親竹動作のアドレスの状態
を保持する。先に述べたように、本パイプライン化技術
は、データ信号、制御信号、命令、定数および実際に所
定のシーケンスで与えられるすべての他の信号へ適用で
きる。
第５０図において、ここには、入力バッファをラッチと
して構成することによって信号をさらにパイプライン化
する方法を示している。これらのラッチは、次に、リセ
ット１４８２またはサンプル信号１４８４あるいはこれ
ら両方の成る程度の導出によってリセット、刻時され得
る。コンタクト・バッド１４８６はマスタ・クロック入
力信号を受は取り、この信号はパイプライン化システム
を通じて最終的に与えられる。同様に、クロック生成器
１４９６はシステムのためのラッチ・リセット信号を発
生する。このタイプの装置はコントローラからのすべて
の制御、アドレス信号のために設けることができる。
第５１図は大域変数の分布を制御するのに逼したコント
ローラ回路を示している。先に述べたようなコントロー
ラはＳＶＰ処理要素ヘアドレス指定、制御、データ信号
を与える。ｓＶＰへ変数をロードし、これらの変数を全
体的に分布させるために、第５１図のコントローラ・ハ
ードウェアを使用し得る。
図示のように、このコントローラは、１セツトの補助レ
ジスタ１５７０と、Ｓ　Ｖ　Ｐ処理要素のＭ個のレジス
タを変調して変数を分布させるアドレス指定構造とを含
むように修正し得る。補助レジスタおよび変調部１１９
６はＲＡ八へメモリのような補助記憶レジスタ１５１０
と２−−１マルチプレクサ（ＭＬＩＸ）１５７４とを包
含する。補助レジスタ１５７０は８ビツト・ロード・デ
ータ入力部１５６２、データ書き込み入力部１５６４お
よび５ビツト×１として編成されるレジスタ・アドレス
または読み出しボート１５６８を有する。
補助レジスタ出力１５７２はＭＬＩＸ２５７４の高入力
部をトリガするように与えられる。
ＭＵＸ１５７４への低入力はオフコード出力のビットＣ
１８である。ライン１５７６はＭＵＸ１５７４へ補助レ
ジスタ命令イネーブル信号を与える。補助レジスタ１５
７０は後にもっと詳しく説明する。
第５１図を参昭して、ここには、１つのプロセッサ要素
のレジスタ・ファイル１　（ＲＦＩ）およびデータ出力
レジスタ（ＤＯＲ）のメモリ・マツプが示しである。前
述したように、メモリ・マツプ内の補助レジスタ・アド
レスはＲＦＩ／ＤＯＲのための未使用アドレスの一部で
ある。作動にあたって、メモリ内のＤＯＲアドレス「上
方の」傾城をアドレス指定する作用は補助レジスタを選
定する。　？１１ｉ助レジスタ内に配・１されたデータ
はそれぞれ８ビツトの４ワードとして１き込まれるが、
それぞれ１ビツトの３２ワードとして読み出される。補
助レジスタ・ビットの状態が読み出された時、補間レジ
スタ出力かオリジナルのオフコード・ビットＣ１８のい
ずれかが、補助レジスクＭＬＩＸイネーブル・ラインの
状態に応じて、Ｍレジスタ・データ・セレクタｓｑ　ｕ
　ｘへ直接送られる。オフコードＣ１９、Ｃ，２０が共
に１であれば、０か１がレジスタＮ！で選ばれる。許な
ゎち、＋Ｃ２０，Ｃ１９，Ｃ１８１・＋１１０＋ならば
、Ｍ出力；○、ｆｃ２Ｄ、Ｃ１９，Ｃ１８１１１１１＋
ならば、Ｍ出力＝１゜第５２図は第３６図の補助レジス
タ・コントローラ・ブロック１１９６を示している。全
部で３２個の１ビツト大域変数を記憶するためのレジス
タ・セット内には４個の８ビツト・レジスタ１６０８Ａ
−Ｂがある。これら゛の変数はライン１５６２を経てレ
ジスタに与えられる。各レジスタ・セット１６０８Ａ−
Ｂはライン１５６３を経て補助レジスタから書き込みク
ロック信号を受は取るクロック信号入力部を有する。各
レジスタ・セットは、ロード（ＬＤ）または書き込みイ
ネーブル入力部１６１０と１−−４デコーダ１６１６か
らの出力部として接続された８カイネーブル（ＯＥ）１
６１２とを包含する。レジスタ１６０８Ａ−Ｂのための
読み出し／書き込みイネーブルはそれぞれのライン１６
１４Ａ−Ｂを経て対応するデコーダ出力部へ接続される
。２ビツト・レジスタ・アドレスは２−→１データ・セ
レクタ１６２０からライン１６１８を経てデコーダ１６
１６へ与えられる。データ・セレクタ１６２０は３つの
入力部を有する。入力部１２９５はライン１５６２を通
して与えられた８ビツトで書き込まれたレジスタを識別
する２ビツト・アドレスである。入力部９４８Ａは読み
出されるべきレジスタを識別する２ビツト・アドレスで
ある。この２ビツトはレジスタ・ファイル・アドレス・
ビットのうちのビット３．４である。入力部１２９５ま
たは９４８Ａのいずれかは補助書き込みイネーブル・ク
ロック信号１５６４によって選ばれる。ビットＯ〜　　
は８−−１データ・セレクタ１６２２のセレクト入力部
へ与えられる。デコーダ１６１６が成る特定のレジスタ
へ出力イネーブル信号を与えると共に、クロック信号が
レジスタ・クロック入力部に存在するとき、レジスタ・
ファイル・アドレス・ビットＯ〜２はライン１５７２を
経て２ｔ０１デーク・セレクタ１５７４へ入力するため
のレジスタ・セット内のビットを識別する。先に述べた
ように、データ；セレクタ１５７４はＳＶＰプロセッサ
・アレイへ入力するための０１８′　ビットまたはオリ
ジナルのＣＩ８ビットのいずれかとして１つの大域変数
を選ぶ。この選択は、レジスタ・アドレス・ビット５．
６およびＣ５制御ビットによって決定される。上２の例
はレジスタ・ファイル１への大域変数のアドレス指定に
ついて詳しく説明したが、この原理はレジスタ・ファイ
ルＯをアドレス指定するのにも応用できる。レジスタ・
ファイルＯをアドレス指定したとき、制御ビットＣ５は
制御ビットＣ２となる。
ＲＦＩ、ＤＯＲのためのメモリ・マツプ（表４）におい
て、補助レジスタのアドレスは予約領域にある。しかし
ながら、ハードウェアは命令生成器９１０内に設置され
ている。こうして、補助レジスタは１セツト（Ｎセット
ではない）のレジスタで実理できる。レジスタ・ビット
は、ＤＯＲと異なって、１つのアドレス値によってのみ
アドレス指定される。ここで、Ｎ個のビット（すなわち
、処理要素の計と一致する１０２４個のビット）は１つ
のアドレスｆ直によって同時にアドレス指定される。Ｓ
ＶＰコアの物理的なメモリの外側のアドレスが作られた
ときに、補助レジスタはアドレス指定される。
第５３図において、例として、ＲＯＭメモリを有するＳ
ＶＰコントローラがコントローラ・メモリのメモリ要件
を低減するための回銘と組み合わせて示しである。簡単
に言えば、この低減はリピート・カウンタ１５８８のカ
ウント／ホールド入力を図示のようにコントローラに通
じるプログラム・カウンタ１５８４へ加えることによっ
て行われる。コントローラ・データおよびアドレス位置
はプログラム・カウンタのＮビット出力によって順序付
けされる。プログラム・カウンタは、それぞれ、信号入
力部１５９６．１５９８を経て刻時、リセットされる。
コントローラは＋Ｍ　ＰＩの出力信号、すなわち、１６
までカウントアツプできる、リピート・クロック１５８
８への入力である４ビツト・カウント信号１６０ｏと、
ラッチ１５９０によってラッチされるマイクロコードま
たはマイクロ命令とも呼ばれる２４ビツト・オフコード
１６０２と、ＲＦ○オペランド・アドレスに対するアッ
プ・クロック１５９２によって使用される７ビツト・ア
ドレス１６ｏ４と、ＲＦ１アドレス・アップ・カウンタ
１５９４を経て与えられる同様の７ビツト・アドレス１
６０６とを与える・さらに、１ビット制御信号１６０７
が制御口シック１５８６に与えられてシングルあるいは
ダブルどちらの命令が実現されつつあるかを示す。
リピート・カウンタのリプル桁上げ出力はプログラム・
カウンタのカウント／ホールド入力部に入力されて、リ
ピート・シーケンスが糾了するまでこのプログラム・カ
ウンタの動作を停止させる。ひとたびこの命令が適正回
数繰り返されると、リプル桁上げ信号がプログラム・カ
ウンタにその動作を再開させる。このリプル桁上げ信号
は制御ロジックにも入力されてそれを所与の条件につい
ての適正な状態に置（。すなわち、リピート・カウンタ
が作動しているならば、制御ロジックは２ビツト・コー
ドをレジスタ・ファイル・アップ・カウンタへ出力し、
それをカウント・モードに置く。リピート・カウンタが
作動していなければ、レジスタ・ファイル・アップ・カ
ウンタはラッチ・モードに入る。この２ビツト出力は、
カウントがシングル命令モードについては１、ダブル命
令モードについては２を掛けるべきかどうかも示す。
３２ビツト加算の例が上記回路の利点を説明する。２つ
の３２ビツト・ワードの加算についての命令セットが表
２７に省略した形で示しである。
表　　２７ １１Ｍ＝１．Ａ＝ＲＯ（１１、Ｂ＝Ｒ１ｆｉｌ、　Ｃ＝
０．Ｒ１（ｌｌ　＝ＳＭ２＋Ａ＝ＲＯ＋２＋、Ｂ＝Ｒ１
＋２＋　、Ｃ＝ＣＹ、Ｒ１＋２）＝ＳＭ　　　　　　　
　ｒタプル命＋３）、　　　＋３）、　　　　　＋３）
・　　）　令Ｊ　３０命令を １５命令 に圧縮 ＋３０１　　　　　　［３０）　　　　　　　　　＋３
０１　　　　　　　　　　次いで、Ａ＝ＲＯ（３１１，
Ｂ＝Ｒ１１１，Ｃ＝ＣＹ、ＦＩＬ（３１１＝ＳＭ　　　
１５命令３）Ａ＝ＲＯ（３２１，Ｂ＝Ｒ１２）、Ｃ＝Ｃ
Ｙ、Ｒ１ｆ３２１＝ＳＭ　　　　　＆　　１　　命４）
　　　　　　　　　Ｃ＝ＣＹ、Ｒ１＋３３）　＝ＳＭ　
　令に圧縮すること を「リピート する」 先に説明した２つの４ビツト・ワード加算例（表２５）
に関連して考察した場合、命令セットのうちの命令２〜
３１を１５個のダブル命令に圧縮することかできること
は明らがである。次いでリピート・カウンタ・モードを
実施することによって、１５個のダブル命令は含まれる
ハードウェアによって１５回繰り返してただ１つの命令
として組み立てることができる。したがって、２つの３
２ビツト・ワードの加算は３３個から４個の命令まで減
らされや。リピート・カウンタが使用中のとき、プログ
ラム・カウンタが停止し、２つのアドレス・カウンタが
シングル命令については１を自動増分し、ダブル命令に
ついては２を自動増分する。上記の説明から明らかなよ
うに、本発明に従って行われるようなコントローラ・メ
モリ減少はダブル命令と同時に使用するしないにかかわ
らず実現され得る。たとえば、上記の３２ビツト加算例
をダブル命令なしに実現した場合、リピート・カウント
・ビット値が増大してより大きいリピート・カウント数
に備えることもできるし、あるいは、最初のリピートを
２回実施することもできる。
第５４図は本同期ベクトル・プロセッサ／コントローラ
・チップの別の実施例を示している。第５４図において
、命令生成器の補助レジスタはＳＶＰプロセッサ・アレ
イを持つチップ上に設けられている。先に述べたように
、コントローラ１６２６およびＳＶＰ装置１６２８は装
置１６３０を形成している１つのシリコン・チップ上に
設けることができる。クロック・オシレータ１６３２は
伝送されてきたテレビジョン信号に対してフェーズロッ
クされ、コントローラ部にクロッキング信号を与える。
クロック・オシレータ１６３４は、一般に、ＳＶＰ作動
速度と合うように刻時される。
第１図およびそれに関連した記述は、ＳＶＰ装置および
コントローラをテレビジョン・システムにどのようにし
て組み込むかを説明している。また、そこには、ビデオ
カセット／テープ・レコーダ１３４の出力１３６を伝送
ビデオ信号の什わりにＳＶＰプロセッサにどのようにす
れば与えることができるかも示されている。あるいは、
ＳＶＰ装置／コントローラ・システムは、ビデオ・テー
プ・レコーダ内に直接組み込んでも良い。
これを行う方法の一例が第５５区に示しである。
ブロック１６３０はシステム１６２９のための１つある
いはそれ以上のＳＶＰ装置を含み得る。
システム１６３０は複合または５−ＶＨＳビデオ信号の
同調受信のための普通のチューナ回路１６４４を包含す
る。カラー分離・復調回路１６４２は同調信号を処理し
、出力は先に述べた要領でＳＶＰシステム１６３０に与
えられる。処理済みの信号出力は回路１６４ｏによって
カラー変調され、複合ビデオ信号または５−ＶＨＳビデ
オ信号のいずれかが変調器１６４０から８カされる。複
合ビデオ信号は回路１６３８によってＲＦ変調され、デ
イスプレィのためのテレビジョン・アンテナ入力部また
はモニタ入力部に与えられる。
記録モード中、処理済みのビデオ信号は回路１６３４に
よってフェーズ・ＦＭ変訓され、普通の要領でヘッド・
ロジック１６３６によって記録される。再生中、配録さ
れた信号はテープから読み出され、フェーズ・ＦＭ復調
回路１６３２に送られる。その後、信号は、再び、ＳＶ
Ｐシステム１６３０によって処理され、８力として与え
られ得る。１つまたはそれ以上のフィールド・メモリ１
２０は第１図に関連して先に説明した要領でデータを捕
獲し得る。
ここに開示し、説明した同期ベクトル・プロセッサ装置
・コントローラ・システムはビデオ用途に限定されない
。ＳｖＰの独特のリアルタイム性能は多数の信号処理用
途に対して融通性のある設計方法を与える。これらの用
途のうちのいくつかを表２７に挙げる。
表　　２７ 汎用ＤＳＰ −ディジタル・フィルタリング −たたみ込み −相関 一高速フーυ工変換 ｍ：次元適応フィルタリング ー神経ネットワーク 消費者 一レータ検出器 一ディジクル・ビデオ／オーディオＴＶ−ミュージック
・シンセサイザ 産業 一ロボット工学 一視賞検査 一グラフィックス／像形成 一ロボット視覚 一画像送信／圧縮 一バクーン詔諏 一画像強調 一同形処理 一ワークステーション 一アニメーション／ディジタル・マツプ計測 一スベクトル分析 一関数生成 一パターン整合 一地ＩＫ波処理 一過渡分析 一ディジタル・フィルタリング 医療 一患者モニタリング ー超音波機器 一叶断具 −ＮＭＲ像形成 −ＰＥＴスキャン像形成 軍事 一レーダ処理 一ソナー処理 一像処理 一ナビゲーション 一ミサイル誘導 一無線周波モデム 一センサ融合 電気通信 一エコー除去 −ＡＤＰＣＭトランスコーダ 一イコライザ ーデータ暗号化 ＦＡＸ −セルラー電話 一スビイカフオン 一ディジタル・スピーチ 一補間（ＤＳＩ） 一ビデオ会講 一展開スベクトル通信 自動車 一振動分析 一音声命令 一ディジタル・ラジオ 一セルラー電話 一区域位置確認 第５６図は汎用ディジクル信号処理（ＤＳＰ）システム
を示す。８５６図のシステムは一般的なものであり、デ
ィジタル・フィルタリング、たたみ込み、相関、高速フ
ーリエ変換、コサイン、サイン、アダマール、ウオルシ
ュ変換および適応フィルタリングに使用できる。第５６
図のシステムはアナログ入力をディジタル信号へ変換す
るアナログ・ディジタル変換器を包含する。ＳｖＰシス
テムはデータ・ストリーム内に配置してあり、ディジタ
ル信号を受け、処理済みのデータ信号を出力するように
なっている。処理済みのデータはアナログ・ディジタル
変換器によってアナログに変換できるし、処理済みのデ
ィジクル信号を直接出力することもできる。システムの
ためのタイミングおよび制御はタイミング・制御回路に
よって行われ得る。
第５７図はＳＶＰシステムを組み込んだグラフィックス
／画像処理システムを示している。
ＳＶＰ装置はホストコンピュータに対する指令を受は取
り、ホストコンピュータと組み合ったメモリから画像、
オーバレイなどを受は取る。フレーム・メモリを使用し
てさらなる処理のための再入力を行うべくデータ・フレ
ームを捕獲することができる。ＳＶＰ出力はディジタル
・アナログ変換器によってディジタル化し、マトリック
スによって処理し、デイスプレィで表示することができ
る。第５７図の汎用システムは画像について種々の作業
を実施するのに使用することができる。第５７図のシス
テムは多くのコンビニーりにおいてグラフィックス・ボ
ードを置き換えるのに使用できる。可能性のある作業と
しては、画像を組み合わせること（オーバレイ）、カラ
ー変換、ズーム・イン／アウト、フィルタリング、スペ
クトル分析および製図（引き臼し線、円、テキストなど
）がある。
第５８図はＳＶＰシステムを組み込んだ視覚検査システ
ムを示している。このシステムは検査あるいは分析しよ
うとしている物体を見るためのビデオ・カメラを包含す
る。カメラはアナログ・ディジタル変換器の入力部にビ
デオ信号を圧力し、このアナログ・ディジタル変換器は
アナログ・ビデオ信号をディジタル化し、ＳｖＰシステ
ムヘディジタル入力を与える。ＳＶＰシステムは、また
、光学ディスクのようなメモリあるいはマスク記憶ソー
スからの記・１画像を備えることもある。ｓｖｐは出力
をデイスプレィその他のインジケータ手蛭かっまたホス
トコンピュータに与えることができる。ホストコンピュ
ータはタイミング・制御回路を制御するのに使用できる
。このタイミング・制御回路はアナログ・ディジタル変
換器、メモリおよびＳＶＰ装置システムへも信号を与え
る。第５８区の視覚検査システムは記憶していたマスク
像と比較することによって装置の声、枝を実施し得る。
出力は差を示す画像、単純な合格／不合格表示、あるい
は、もつと？！雑なリポートであり得る。システムはど
の装置が、４検されつつあるかを自動的に判断すること
ができる。他のタイプのセンサ、たとえば、赤外線セン
サ、Ｘ線センサなとも同様に用いることができる。画像
の事前、事後の処理を行って出力をさらに増強すること
ができる。
第５９区はＳＶＰシステムを組み込んだパターン認識シ
ステムを示す、５ｖｐｉｚはアナログ・ディジタル変換
器の圧力部からディジタル化された入力信号を受は取る
。紀・１したパターンをＳＶＰに与えて外部メモリで処
理しても良い。入力データが処理されてから、パターン
番号がＳＶＰから出力される。アナログ・ディジタル変
換器、記憶パターン・メモリおよびＳＶＰは制御・タイ
ミング回路からの出力信号の制御の下に作動し得る。パ
ターンＶ　ｍシステムは入力データを記憶しであるデー
タと比較する。このシステムは視覚点検システムを越え
ており、入力データを分類する。ＳＶＰの速度により、
多くの比較はリアルタイムで行われ得る。データの長い
シーケンスも分類し得る。スピーチ認識用途の例が第６
０図に示しである。第６０図は８キロヘルツの周波数を
有するスピーチ・データ・サンプルを示している。スピ
ーチが比Ｖ的低い率、たとえば、８キロヘルツでディジ
タル化されるので、ｓＶＰは伝送スピーチ・データにつ
いての多Ｖの計算を実施するのに多くの時間を有する。
１０２４個のサンプル分の長さの入力は、普通、データ
処理に約８分の１秒を要し、これは約１４０万個の命令
に相当する。加えて、ＳＶＰは多くのデータ・ラインを
格納し、ワード、フレーズ、そして、センテンスさえＦ
　Ｗｂすることができる。
第６１図はＳＶＰを利用する代表的なレーグ処理システ
ムを示す。検出されたレーダ信号はアンテナからＲＦ／
ＩＦ回路に伝送され、ＦＭ／ＡＭ出力がアナログ・ディ
ジタル変換器に与えられる。ディジタル化圧力信号はＳ
ＶＰによって処理され、出力はデイスプレィに与えられ
るか、あるいは、メモリに格納される。このシステムは
パルスレーダ・データを処理し、その結果を記憶するか
表示する。
第６２図は同期ベクトル装置を利用する映像電話を示し
ており、送信側と受信側を図示している。ビデオ・カメ
ラが対象物を映し、アナログ信号をアナログ・ディジタ
ル変換器によってディジタル化する。ディジタル化出力
はＳＶＰ装置へ入力される。他の入力はテーブルやフレ
ーム・メモリの８カを含む、ＳＶＰ　　ＤＲＭＳ出力は
フィルタ回路内で濾波され、電話線に与えられる。受信
側で、を詰綿はアナログ・ディジタル変換器に送信され
てきたデータを送り、このアナログ・ディジタル変換器
において、ディジタル化信号が同期ベクトル装置によっ
て処理される。入力信号はフレーム・メモリ内に記憶さ
れていたデータと一緒に処理され得る。ｓｖｐ出力はデ
ィジタル・アナログ変換器によってディジタルからアナ
ログに変換され、マトリックスに送られ、デイスプレィ
に表示される。映像電話システムは入力画像を圧縮し、
ＤＴＭＦ値として符号化し、電話線を通じて受信機へ送
る。ＳｖＰにおいて直接トーンを発生するのにサイン・
テーブルが使用される。受信側で、ＤＴＭＦ　トーンは
ディジタル化され、ＳＶＰで検出され、圧縮解除される
。
第６３ａ、６３ｂ図は同期ベクトル・プロセッサを利用
するファクシミリ・システムを示しており、送信側を図
示している。書類スキャナが伝送しようとしている書類
を走査し、走査された二進データがＳＶＰに入力される
。タイム・テーブルを用いてＳＶＰに直接トーンを生成
することができる。ＳＶＰは符号化とトーン生成を行う
。トーンはフィルタへの出力であり、次いで、電話線に
送られる。受信側で、電話線から受信したデータはアナ
ログ・ディジタル変換器によってディジタルに変換され
、トーン検出および復号のためにＳＶＰに与えられる。
復号したＳＶＰ出力はプリンタで印刷される。
第６４図は走査された書類をＡＳＣＩＩファイルに変換
するＳＶＰベースの書類走査システムである。スキャナ
出力はＳＶＰに送られ、そこにおいて、キャラクタ・テ
ーブルと一緒に処理され、処理済みの出力はメモリに配
憶される。この書類スキャナ・システムはＦＡＸｆｉｉ
と同様にデータをディジタル化するが、データについて
のパターン認識を実施し、それをＡＳＣ工Ｉフォーマッ
トに変換する。
ＳＶＰは確実なビデオ伝送に使用できる。このシステム
は第６５図に示しである。システムは出力を入力バッフ
ァに与えるビデオ信号ソースを包含する。バッファ処理
を受けた信号は処理のためにＳＶＰへ送られる。ＳＶＰ
および入力バッファはコントローラの下に作動できる。
ＳＶＰからの符号化された信号は送信機へ送られ、そこ
で、受信機へ送られ、再び、入力バッファ処理を受け。
受信側でＳＶＰによって復号される。上記システムのＳ
ＶＰは、各プロセッサ要素においてピクセルに仔意の定
数を掛は合わせることによってビデオ信号を暗号化する
ことができる。プロセッサ要素への暗号化定数のマツピ
ングは符号化、復号同期ベクトル・プロセッサにおいて
ＲＯＭ符号化パターンによって定義される。エンコーグ
はコード・ワードを復号用ＳＶＰへ送る。このコード・
ワードは受信製雪を変化させて符号化パターンの逆数を
掛けることによって復調する。送信された信号の例が第
６６図に示しである。
ＳＶＰチップはビン・グリッド・アレイ・パッケージに
まとめられる。第６７区はチップ・パッケージのビンア
ウトである。
ＳＶＰビン・グリッド・アレイ・チップ・ビンア二 ＳＶＰ　　ＳＥチップのためのビンの名称とパッケージ
・ビン座標を表２８に示す。
信号 ビン 番νｉ、１′８Ｑ、の；；１各（内容に変更なし）表２
８ 信号 ビン 信号 ビン 信号 ビン 儂」」１亘 この章では、ＳｖＰについての信号記述を訓明する。以
下の表２９には、信号名、この信号クイブにおけるビン
の数、そのビンが入力であるか出力であるかの違い、簡
単なビン機能の説明が示しである。
表　　２９ ＲＳ　Ｔ　ＲＨ 以下の章はいくつかの正当なサブ命令ニーモニツクのリ
ストを示す。より高いレベルの命令はこれらの基本形か
ら作ることができる。リストにある指定オペレータ「＝
」の左の値は転送先オペランドであり、右の値は転送元
オペランドである。
〈転送先−オペランド〉＝〈転送元−オペランド〉記載
量を減らすために省略形を用いており、ニーモニックに
入ったときの混乱を避けるためにいくつかのシノニムを
用いている。
論理　物理的 基準　　　　基準　　　　　説明　　　　　　７１’レ
ス範囲ＲＯｆｎｌ　−−ＲＦＯｆｎｌ　　−−レジスタ
ファイルＤ、アドレスｎ；　　０＜＝ｎ＜・１２７ＲＯ
ｆｐ！−→ＲＦＩ　ｆｐ）　　−−レジスタファイル１
、アドレスｐ；　　ｏ＜＝ｐ＜・１２７ＩＮＰ　（ｍｌ
　　−−ＤＩＲ（ｍ）　　−＝データ　入力レジスタ、
アドレスｍＯ〈＝屈＜＝３９ ０ＵＴｆＱｌ　　−→ｏｏＲ（ｑ）　　−−データ　出
力レジスタ、アドレスｑ；０＜＝ｑ＜＝　　２３ Ｍ　　　　　−一→ＷＲＭ　　　　−一一作業用しジス
クＭＡ　　　　　−一→ＷＲＡ　　　　−−→作業用レ
ジスタＡＢ　　　　　−ｍ−ＷＲＥ　　　　−一一作業
用レジスタＢＣ−−−ＷＲＣ−−→作業用レジスタファ
イル　（すなわち、Ｍ依存サブ命令）の個にデータ・ソ
ースが依存するサブ命令は３本のラインを示す。最初の
ラインはプログラムへ入力されるサブ命令を示し、２番
目、３番目のラインは、それぞれ、（ＷＲＭ）＝Ｏまた
は（ＷＲＭ）＝１のいずれかに依存する演算結果を示す
。１ｌＷＲｋｌ）」は作業用レジスタＷＲＭの内容であ
る。
たとえば、 ＲＯｆｎｌ　＝ＸＲＯ（ｎ）　　　　　　　　　　　　
　−−−１ッ士ノプリライン／１人力＝ＲＲＯｆｎ）　
　　；　ｆｌ！１Ｒｋｌ）Ｊ　　　−−−ｉＷＲＭ）　
＝０．データソース＝ＬＲＯｆｎ）　　　　；ｆＷＲｌ
、！＋＝１　　　←−−ｉＷＲＭ＋＝１ｊ’−１！／−
ス命令は８つのカテゴリにグループ分けされる。
すなわち、ＲＦＯ，ＲＦＩ、ｗＲＡ、ｗＲＢ、ＷＲＣ，
ＷＲＭ、ＡＬＩＪ、ＧＯである。完全を期せば、２つ以
上のカテゴリにいくつかの命令が現れる。
明細駐の浄ａ（内容に変更なし） ＳＴＯＰＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令＝ＬＺｌ
ｉ ；　　Ｋｌ（Ｍ）＝１ ２ｎｄ　Ｌｅｆｔ　　（ＷＲＢ）　　ｉｒ＋ｔｏ　ＤＩ
Ｒ（ｍ）・：・：：！ｌｉ：の；９つ（内容：ニス１な
し）Ｍ−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令Ｍ−ｄ
ｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令（続き）＝ＬＯＩ
ＩＴｔｑ）　　； （Ｗ關）＋：１ Ｌｅｆｔ　ＤＯＲ（ｑ） ｉｎｔｏ　）ＩＦＤ（ｒ＋） ＲＥＡＤサブ命令 ＲＯ（ｎ）　＝ＲＯ（ｎ） ＴＮＰ（ｍ’）＝ＩＮＦ（、ｍ） Ｎｏ−ＯＰ　ｏｒ　ｒｅａｄ　ＲＦＯ（ｎ）Ｎｏ−ＯＰ
　ｏｒ　ｒｅａｄ　Ｄｉ（ｍ）Ｆｒにｊゴ１方のｊ１１
書（内容に変更なし）明細跡の一１＋占（内容に変更な
し） ＳＴＯ［ｌＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令ＲＥＡ［
ｌサブ命令 Ａ　　、　　ＲＢ ｚｎｄＨｒｇｈＬｔＷ＋？Ｂ）ｒｎＬｏＷＨ几明細書の
浄書（内容１こ変更なし） 明細書の浄書（内容１こ変更なし） 門 門 ０−ＯＰ 明細書の）胛：（内容に変更なし） ＬＯＡＤサブ命令 ＬＯＡＤサブ命令 Ｍ−Ｄｅｐｅｎｄｅｎｔ　ＬＯＡＤサブ命令ＣＹ　　。
（すＲＭ） 八Ｌｌｌ　　Ｂｏｒｒｏｉｖ　　１ｎｔｏ　　Ｗｔ＜Ｃ
明ｉ’１ｈ１Ｓ・７つ浄Ｉ；（内容に変更なし）ＬＯＡ
Ｄサブ命令（ＷＲＭ続き） ＴＯＲＥ サブ命令 ＲＯ（ｎ）　　・ｎ ＩＮＰ（ｍ）　　＝　Ｍ （ＷＲＭ）　　１ｎｔｏ　ＲＦＯ（ｎ）（ＷＲＭ：）’
１ｎｔｏ　ＤＩＲ（ｍ）吐出ａの；１１書（内容に変更
なし） 命Ａプログラム・メモ＋１２５８　　第３４　　）の５
ＴＯＰＥサブ命令 ：Ｃｙ ｔｗｈル＝１ ＡＬＵ　　ｌｌ０ｒｒＯＷ　　Ｉｎｔｏ　　ＮＩＬ以下
の表は正当なＳＶＰアレイ・サブ命令のすべてのリスト
を示している。また、各サブ命令についてのオプコード
とコンフリクト・マスクも示している。コンフリクト・
マスクはアッセンブラが用いて、同じライン上の２つの
サブ命令を組み合わせることができるかどうかを決定す
る。
前記命令のすべては２２ビツト・アレイ・オフコード・
フィールド→アドレス・フィールドによって記述される
。これらの命令およびＩＧコントローラ命令のバリエー
ションはこれらおよび他のビットで８己述される。
以下の表においては、 Ｘ−注目不要 ｂ　−ブレークポイント・ビット、ｂ＝１ｂ＝Ｏ ｒ　−リピートカウントの２の　ネ南数、次の省略形を
用いる。
隣接アドレス仁ＢＰセットあり 隣接アドレス（：ＢＰ上セツトし ０く：ｒく＝１５ ０＜＝ｍ＜＝１２７ ０＜＝ｎ〈＝　３９ ｍ−ＤＩＲＯＲアドレス、 ｎ　　−ＤＩＲＯＲアドレス直、 ｐ−Ｒ１メモリ・アドレスイ直、　　　　　　　（１＜
＝ｐ＜＝１２７ｑ　　−ＤＯＲアドレス　値、　　　　
　　　　　０＜＝ｑ＜＝　　２３に一？ｔ［レンスタ　
アドレス　イ直、　　０＜＝ｋ＜＝　　９５２−命令モ
ード（付録Ｃ参照） ＳＶＰ命４　　　命令セット 以下の表は正当な命令ニーモニックと、命令生成器＋シ
ングル、待機状態、ダブル命令についてのアレイ命令の
バリエーションのためのオフコードのリストを示してい
る。
ＩＧｉ土王コＬ朋 Ｘ−注目不要 ｂ−ブレークポイント・ビット ｐｐｐｐｐｐｐ ｎｎｎｎｎｎｎ １１、．１　　　ｉｌｌ　　　１１１　　−．０ トイαＩ ＲＦＩまたはＤＯＲまたは ＡｔＪＸについての７ビツト・ メモリ・アドレス ＲＦＯまたはＤＩＲについて の７ビツト・メモリ・アドレ ス 付録Ｂからのアレイ命令オフ コード フィールド内のすべてのピッ トがゼロである ＩＧモード入力ピンからの５ ビット値 ａａａ ＣＣＣ ｃｃｏｏｏｏｏ １１ピツト・ジャンプ・アドレス ５つのＬＳＢ＝０００００での１１ビツト・ジャンプ・
アドレス ２で割った６ビツト回転モ ジュラス。したがって、回転 モジュラスは２の整数倍でな ロロ ロ０ ロロ　　０ロ ロロ　０口 上記のオフコード・テーブルに示すＩＧ命令の機能を以
下に説明する 乙±二ロ区虜 シングル 待機状態シングル ダブル アイドル ＪＭＥ＜ｖａｌ＞、＜ａｄｒｌ＞ ＪＭＴ＜ａｄｒ２＞ フラグ・テスト命令 Ｊ［”ＡＺ＜ａｄｒｌ　＞ ＭＯＤＥ　　ＥＱＵＡしてのンヤンブ、　　＜ｖＢｌ＞
；〈（モードレジスタ）のとき、＜ａｄｒｌ＞へジャン
プさもなければ、　次の　ステートメントに行く。
ＭＯＤＥ　ＴＡＢＬＥへジャンプ。く（モードレジスタ
）〉の相対テーブル・エ ントリ点による＜ａｄｒ２＞での モードテーブルへのジャン プ、　＜ａｄｒ２＞は１１ピツト・ア ドレスであり、５個のＬＳＢは ０００００に等しい。絶対アドレ スは（＜ａｄｒ２＞ＡＮＤ　０７ＥＯｈ）＋〈（モード
レジスタ）〉 ＜ａｄｒ２＞でのテーブルは、たい てい、主プログラム内のサブ 命令へのＪすＰ命令を含みそう である。しかしながら、この テーブルでは任意の命令を使 用できる。このテーブルは ５ビツト境界に置かれなけれ ばならない。
ＦＬＡＧ　’Ａ’　ＺＥＲＯでジャンプ。
ＪＦＢＺ＜ａｄｒｌ） ′び出し／リターン命令 ＣＡＬＬ＜ａｄｒｌ＞ ＥＴ フラグ「ＡＪがゼロのとき、 ＜ａｄｒｌ＞へジャンプ。さもなけ れば、次のステートメントへ 行く。これはハードウェア・ フラグである。
ＦＬＡＧ　’Ｅ’　ＺＥＲＯテジャンプ。
フラグｒＢ」がゼロのとき、 ＜ａｄｒＤヘジャンプ。さもなけ れば、次のステートメントへ 行く。これはハードウェア・ フラグである。
ＣＡＬＬ、　　Ｉ’リターン・レジス タ」に現行アドレス＋１を置 く。吹いで、＜ａｄｒｌ＞へ無条件 でジャンプ。これはシングル レベルＣＡＬＬである。
ＣＡＬＬ命令がネストされて いる場合には、ＲＥＴ命令が 最後のＣＡＬＬに続く命令に 戻る。
ＲＥＴＵＮ、ア　ド　レス　：〈（リフ−汁ジスク）〉
へ戻る。
１二」ニニに工ノじＬ配ｊ ＵＭＲモード・レジスタを最も近い 値で更新する。ＩＧはタイミ ング生成器およびマスク・コ ントローラと非同期で作動す 太ＪＬｌ上］【土 ＬＲＭＯ＜ｍｏｄ＞、＜ｒｏｔ＞ ＬＲＭｌ＜ｍａｄ＞、＜ｒｏｔ＞ る、したがって、所定の時刻 に新しいモード値を得る必要 がある。外部回路（通常は、 垂直タイミング生成器）が任 意の時点でＩＧの一時モード ・レジスタを更新することに なるが、その値はＬＩＭＲ命令 が実行されるまでＩＧ命令に 影響することはない。この値 は次のＵＭＲ命令が実行され るまで有効状態に留まる。
ＲＦＯについての回転モジュ ラス・レジスタをロードす る。ＲＦＯのメモリ領域はア ドレスＯ１＜ｍｏｄ−Ｄ間で大域 回転メモリとして宣言され得 る。＜ｍｏｄ＞は大域回転モジュ ラスであり、０．２．４・・・１２２．１２４．１２６
の有効値を有する。命 令ＧＲＬＯが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・１１６．１２０．１２４の有効値を有
する。
ＲＦＩについての回転モジュ ラス・レジスタをロードす る。ＲＦＩのメモリ領域はア ドレス０、＜ｍｏｄ−１＞間で大域 回転メモリとして宣言され得 る。＜ｍａｄ＞は大垣回転モジュ ラスであり、０．２．４−４２２．１２４．１２６の有
効値を有する。命 令ＧＲＬＩが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・・ｌ１６．１２０．１２４ノ有効値を
有する。
ＲＬＯ ＲＦＯモジュ　ロ＜ｍａｄ＞ステップ＜ｒ。
ｔ〉を左へ大域回転させる。こ こで、＜ｍａｄ＞、＜ｒｏｔ）はＬＲＭＯｈ令で定義さ
れる。
ＲＬＩ ＲＦＩ　　モジュ　ロ＜ｍｏｄ＞ステップ＜ｒ。
ｔ〉を左へ大域回Ｅさせる。こ こで、＜ｍｏｄ＞、＜ｒｏｔ）はＬＲＭＩ命令で定義さ
れる。
マスク・コントローラ ＭＣの命令セット ＵＴ 圧力制御信号 ＭＣはｒＯＵＴ」命令の後にその実行を中断する。
ｒＦｓＹＮｃＪがきたときにその実行を再開する。
明イ１７＋に：；つ、；１占（内容に変更なし）ＢＯＵ
Ｔ 出力テーブル掲示制御信号 テーブルは１６個のｒＯＬＩＴＪ命令までで構成しなけ
ればならない。
ｒＯＵＴＪ命令の１つはｒｃＯＭＢＪの内容によって選
ばれる。
転送先テーブルはＩＧの境界に置かなければならない。
コ　　−　　　ト′　　　　　　　　　　ラ〜ｊ１　　
　　　　二−モ＝フクＤＣＢＡ９８７６５４３２１０ ＜−ｔｂｌ、−＞　００００００　１　０　１ＴＢＯＵ
Ｔ　　＜ｔａｂｌｅ＞ １！ｉ、、：Ｌの・ｒトガ（内′Ｓ：二変更なし）ＪＭ
Ｐ　＜１ａｂｅＤヘジヤンプ コ ド ラベル ＤＣＢＡ９８７６５４３２１０ ニーモニフク される。“Ｏ”　＝ｔｅｓｔ、　”　１″＝ｍａｓｋ転
送先は４の境界に置かなければならない。
ＴＣＭＡ　Ｔｅ５ｔ　ＣＯＭＡ　　　ＣＯＭＡが＜（＞
に等しい場合、＜１ａｂｅＤへジャンプ。
ＣＯＭＡが＜Ｃ＞に等しくない場 合、次の命令を実行。
転送先は４の境界になければならない。
コ　　　−　　　ド　　　　　　　　　　ラベル　　　
　　ニーモニフクＤＣＢＡ９８７６５４３２１０ ＜−−ｄｅｓｔ、　　−一＞　　＜−ｃ　　−＞　　０
　０　０　　　ＴＣＭＡ　　＜ｃ＞、＜１ａｂｅｌ＞Ｘ
ＦＩＯ ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪをテスト。〔（（ＣＸ
ＮＯＲｆｌａｇｌ）　　ＯＲｍ）　　ＡＮＤ　　（（ｄ
　ＸＮＯＲｆｌａｇｏ）ＯＲｎ））の場合、ジャンプ。
ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜（ｄ＞に等しい場
合、＜１ａｂｅＤにジャンプ。
ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜（ｄ＞に等しくな
い場合、次の命令を実行。
このフラグ・テストはく９ｍ〉でマーク付は蒙 ＸＦ３２ １３Ｉｊ＃ＩＩ！Ｆの１ｌｉｌ（内容に変更なし）ｒ　
ｆ　ｌａｇ３　Ｊ、ｒｆｌａｇ２Ｊ、をテストする。
（（（ｃ　ＸＮＯＲｆｌａｇ３）　　ＯＲｍ）　　ＡＮ
Ｄ　　（（ｄ　ＸＮＯＲｆｌａｇ２）　ＯＲｎ））の場
合、ジャンプ。
ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２ｊが＜（ｄ＞に等しい場
合、＜１ａｂｅＤにジャンプ。
ｒｆｌａｇ３Ｊ、［目ａｇ２　Ｊが＜（ｄ＞に等しくな
い場合、次の命令を実行。
このフラグ・テストは＜ｍｎ＞でマーク付けされる。
転送先は４の境界に置かなければならない。
二　の・口 ｎ　、■　、　。
１６進整数 ８己　号 指示；　、ＰＡＧＥ ＴＩＴＬＥ　　”ｓｔｒｉｎｇ” ＷＩＤＴＨ＜ｗｉｄｔｈ＞ Ｃ０ＰＹ　　＜ｆｉ’ｌｅ　　ｎａｍｅ＞ＮＤ ＳＥＴ　　＜ｖａｌｕｅ＞ ５ＥＣＴ ８７６５４３２１０　　ＤＣＢＡ９８７６５４３２１０
ＬＩＧＮ２ 次の４ＸＮ（Ｎは整数）アドレスから 以下の命令を生成。
ＬＩＧＮ４ 次の１６ＸＮｆＮは整数）アドレスから以下の命令を生
成。
ファイル；入力ファイル 対象ファイル リスト掲示ファイル 命令フォーマット：ラベル・フィールド命令フィールド ニーモニック・フィールド オペランド・フィールド コメント・フィールド 定数；２進整数 ８進整数 １０進整数 ”Ｉ　　ＴＣ，ＭＡ、　ＴＣＭＢ、　ＴＸＦｌｏ、ＴＸ
Ｆ３２　（７）　ミカ２ＬＳＢ’ｓ・００のアドレスへ
ジャンプできる。
’２　　７ＢＯＵＴのみが４ＬＳＢ’５＝００００のア
ドレスをポイントできる。これら４つのＬＳＢは ＣＯＭＢで置換される。アッセンブラはこれを理解し、
正しい境界に＜１ａｂｅＤを置かなければならない。
’４　　　ｃ　＝　ｌ　＋　ＩＮＴＥＧＥＲｆｂ／４］
ここで、本発明の種々の実施例がハードウェア、ソフト
ウェアあるいはマイクロコード化したファームウェアを
使用できることを了解されたい。ここでのプロセスおよ
び状態変換ダイアグラムもマイクロコード化した実施例
およびソフトウェアベース実施例のためのグイアゲラム
を表わしている。接続および結合は、オーミック、直接
電気的、容量ディジタル、アナログ・インタフェース結
合的、電磁的、光学的その他任意の適当な手段であり得
る。本発明を図示実施例に関連して説明してきたが、こ
の説明は限定の意味で行ったつもりはない。本発明の図
示実施例ならびにその他の実施例についての種々の変更
および組み合わせは本明細書を参照すれば当業者には明
らかであろう。したがって、本書の特許請求の範囲が本
発明の範囲に入るこのような変更あるいは実施例をカバ
ーするものと考える。
以上の記載に関連して、以下の各項を開示する。
（１）連続的に供給されるデータ信号を処理すへく作動
できるデータ処理デバイスのデータ入力回路において、 複数のレジスタファイルを備えている各メモリセルのＮ
個の配列と、 該メモリセルの配列に接続されたメモリ伝達セレクタ回
路であって、幾つかの前記メモリセルにおける第１のセ
ットのレジスタファイルと第２のセットのレジスタファ
イルとの間でのデータの伝達を接続し、残余の前記メモ
リセルにおける第３のセットのレジスタファイルと第４
のセットのレジスタファイルとの間での伝達を解除し、
前記第１のセットのレジスタファイルと第２のセットの
レジスタファイルとの間の伝達の解除及び前記第３のセ
ットのレジスタファイルと第４のセットのレジスタファ
イルとの間の伝達の接続を交互に行なうメモリ伝達セレ
クタ回路とを有しており、該メモリ伝達セレクタ回路が
、前記交互に行う接続及び接続解除をｍ１ｊ御するクロ
ス結合上制御セレクトラインを備えていることを特徴と
するデータ入力回路３（２］　　アナログデータ信号、
該アナログデータ信号をデンタル信号に変換する。へＤ
変換器及び前記メモリセルの配列に接続された出力を備
えたデータ入力回路を更に有していることを特徴とする
前記項ｌに記載のデータ入力回路。
（３）第１の共通ラインを介して各メモリセルに接続さ
れていてデータを選択的かつ連続的に前記メモリセルの
第１のセットのレジスタファイルに供給すへく作動する
ンーケンサ回路を更に有していることを特徴とする前記
項２に記載のデータ入力回路。
（４）　　前記メモリセルの配列か１０２４個のリニア
配列からなり、前記第１及び第２のセットのレノスタフ
アイルか１×４０のレジスタファイルの配列として編成
されており、前記第３及び第４のセットのし／スタフア
イルかｌＸ１２８のレジスタファイルの配列として編成
されていることを特徴とする前記項ｌに記載のデータ入
力回路。
（５）　　前記メモリ伝達セレクタ回路か、前記メモリ
セルに接続された複数のセンスアンプを備えていること
を特徴とする前記項１に記載のデータ入力回路。
（６）　　前記メモリ伝達セレクタ回路か、前記センス
アンプを強制的に所望の電圧状態にすへく前記センスア
ンプに接続された手段を備えていることを特徴とする前
記項５に記載のデータ入力回路っ （７）第１及び第２制御入力を備えた第２セレクタ回路
であって、第１人力信号に応答して、データの制御人力
を、前記メモリセル配列の前記第１半部における前記第
１のセットのレノスタフアイルに接続す−・く作Ｅｌｌ
　Ｌ、第２人力信号に応答して、データの制砒ス、力を
、前記第１半部の前記第２のレノスタセノトに接続すへ
く作動し、第３人力信号に応答して、データの制御入力
を、前記メモリセル配列の前記第２半部の前記第３のレ
ンスタセソトに接続すへ（作動し、かっ、第４人力信号
に応答して、データの制御入力を、前記第２半部の前記
第４のレジスタセットに接続すべく作動する第２セレク
タ回路を更に有していることを特徴とする前記項４に記
載のデータ入力回路。
（８）処理デバイスにおける単一クロ；ツクサイクル中
に２つの作動命令を実行する方法において、（ａ）プロ
セッサデバイスの第１の均一記憶ロケーションから始め
て、連続的にアドレス可能な４つの別々のデータ記憶ロ
ケーションから同時にデータを読み取る工程と、 （ｂ）連続的にアドレスされた第１及び第２の記憶ロケ
ーションからのデータを結合しかつその結果を前記第１
又は第２の記憶ロケーションのうちの一方に戻して記憶
させる工程と、（ｃ）連続的にアドレスされた第３及び
第４の記憶ロケーションからのデータを結合しかつその
結果を前記第３又は第４の記憶ロケーションのうちの一
方に戻して記憶させる工程とからなることを特徴とする
処理デバイスにおける単一クロックサイクル中に２つの
作動命令を実行する方法。
（９）　　セットとして編成されたメモリセルの配列と
、メモリセルのセットのアドレスバスの入力にそれぞれ
接続された多数のビットコミュテータと、該ピットコミ
ュテータによって前記メモリセルが共通してデータ入力
バスに連続的に接続できるように接続されたリングカウ
ンタ回路とを有していることを特徴とするデータ記憶デ
バイス。
（１０）相対レジスタのセットアドレスをオフセットし
てレジスタセットの絶対アドレスを形成する方法におい
て、 レジスタセットの全領域を含んだ全回転領域を形成する
工程と、 レジスタセットのオフセットの間に、前記回転領域を含
む回転モジュラス値を形成して、オフセットされた前記
レジスタの全回転領域の量を確認する工程と、 相対レジスタのファイルアドレスを与えて前記レジスタ
セットをアドレスする工程と、前記回転モジュラス値に
より前記レジスタファイルの相対アドレスを調節し、前
記レジスタセットの絶対アドレスを形成する工程とを有
していることを特徴とする相対レジスタのセットアドレ
スをオフセットしてレジスタセットの絶対アドレスを形
成する方法。
（１１）　　リニア配列に編成された複数の１ビツトプ
ロセツサエレメント（＋５０）を備えた同期ベクトルプ
ロセッサＳ■Ｐデバイス（１０２）。全てのプロセッサ
エレメントは、シーケンサ、ステートマンン又は制御回
路（制御装置、１２８）により共通して制御され、並列
処理デバイスとして作動できるようになっている。各プ
ロセッサエレメント（１５０）は、１セツトの人力レジ
スタ（１５４）、２セツトのレジスタファイル（１５８
、＋６６）、１セントの作業レジスタ（１６２）、１ビ
ツトの全加算器／減算器を備えた算術論理ユニット（１
６４）及びｌセットの出力レジスタ（１６８）を有して
いる。ビデオ機器に適用する場合には、各プロセッサエ
レメント（１５０）か水平走査線の１つの画素上で作動
して、ビデオ信号のリアルタイムデノタル処理をするこ
とかできる。入力レジスタセットにはデータ伝達制御回
路（１４８）が接続されていて、データ信号の伝達を休
止させることなく、入力レジスタとし／スタフアイルと
の間でデータを伝達できるようになっている。出力レジ
スタセットには同様な制御回路（１７４）が接続されて
いる。
【図面の簡単な説明】
第１図は同期ベクトル・プロセッサを用いるビデオ・シ
ステムを示す。 第２図は第１図のシステムで用いられる同期ベクトル・
プロセッサをより詳しく示している。 第３図は第２図の同期ベクトル・プロセッサの１つのプ
ロセッサ要素を示す。 第４図はデータ入力レジスタ書き込みについてのタイミ
ング図を示す。 第５図は第３図のプロセッサ要素の論理図を示す。 第６図はデータ出力レジスタ読み出しについてのタイミ
ング図を示す。 第７図は第３区のプロセッサ要素をより詳しく示してい
る。 第８図はＤＯＲ予充電回路の種々のノードでの電圧レベ
ルを示すグラフである。 第９図は第７図の実施例のための別の３トランジスタＤ
ＯＲを示す。 第１０図はＤＩＲノイズ低減回路を示す。 第１１図は第１０図よりも言羊しくノイズイ五減！路を
示す。 第１２図はＤＩＲノイズ低減回路を示す。 第１４図は第１３区の回路によって伝送されてきたデー
タを受ける方法を示す。 第１５図は伝送データを受は取る別の方法を示す。 第１６図はＤＯＲ制御回路を示す。 第１７図はＤ　Ｉ　Ｒｉｌ＋御回路を示す。 第１８図はプロセッサ要素近隣相互接続状態を示す。 第１９図は大域８力の論理図を示す。 第２０図は多重ＳＶＰチップ相互接続状態を示す。 第２１図は別の多重ＳＶＰチップ相互接続状態を示す。 第２２図はシングル命令モードのタイミング図を示す。 第２３図はダブル命令モードのタイミング図を示す。 第２４図は待機状態シングル命令モードのタイミング図
を示す。 第２５図はアイドル命令モードのタイミング図を示す。 第２６図は４つのセンスアンプを有するプロセッサ要素
を示す。 第２７ａ、２７ｂ図は第２６図の４センスアンプ・プロ
セッサ要素の読み出し／書き込みサイクルの一例を示す
。 第２８図はダブル・サイクル命令を用いる４ビツト加算
を示す。 第２９区はＳＶＰ装置を用いる開発システムを示す。 第３０図はテレビジョン・コントローラを示す。 鵠３１図はＳ■Ｐビデオ・システムのコントローラを示
す。 第３２図は第３１図のコントローラのマスク・コントロ
ーラ部を示す。 第３３図は第３１図のコントローラの垂直タイミンク生
成器を示す。 第３４図は第３１図のコントローラの水平タイミング生
成器を示す。 第３５図は第３１図のコントローラの定数生成器部を示
す。 第３６図は第３１区のコントローラの命令生成器部を示
す。 第３７図は別の命令生成器を示す。 第３８図は別の定乙生５２器を示す。 第３９図は第３８図のシーケンス・メモリの内容を例示
する。 第４０図は笑３８図のループ・メモリの内容を例示する
。 第４１図は第３８区の定３生成器の流れ図を示す。 第４２図は有限イ】・パルス応答フィルタを示す。 第４３図はライン・メモリの一例を示す。 第４４ａ図はＳＶＰレジスク・ファイルをグラフ式に示
す。 第４４ｂ図は第４４ａ図の一部の展開再編成図である。 第４５図は大域回転回路を示す。 第４６ａ、４６ｂ区は大域回転動作についての同じ流れ
図の部分である。 第４７図は信号パイプライン回路を示す。 第４８図は第４７図のタイプの回路についての種々の信
号入力、出力を示す。 第４９図は第４７図のパイプライン回路を用いる信号の
流れについてのタイミング図である。 第５０図は別のパイプライン回路を示す。 第５１図は大域変数分布コントローラ回路を示す。 第５２区は補助レジスタ・セット・制御回路を示す。 第５３図はメモリ縮小制御回路を示す。 第５４図は別のＳＶＰコントローラ・／ブロセッッサ・
システムを示す。 第５５図はＳＶＰビデオ・テープ・レコーダ・システム
を示す。 第５６図はＳｖＰベースの汎用ディジタル信♀処理シス
テムを示す。 第５７図はＳＶＰベースのグラフィックス／イメージ処
理システムを示す。 第５８図はＳＶＰベースの視覚点検システムを示す。 第５９図はＳＶＰベースのパターンＶ　ｍシステムを示
す。 第６０図はスピーチ信号を例示している。 第６１図はＳＶＰベースのレーダ処理システムを示す。 第６２図はＳＶＰベースの映像電話システムを示す。 第６３ａ、６３ｂ図はｓｖｐベースのファクシミリ・シ
ステムを示す。 第６４図はＳＶＰベースの書類スキャナを示す。 第６５図はＳＶＰベースの確実ビデオ送信システムを示
す。 第６６区は第６５図のシステムのためのビデオ信号を例
示している。 第６７区はＳ■Ｐパッケージングに適したビン・グリッ
ド・アレイ・パッケージを例示してい図面において、１
００・・・ＴＶまたはビデオ・システム、１０２・・・
同期ベクトル・プロセッサ装置、１０３・処理要素、１
０４・・ＣＲＴ、１０８・・アナログ・ビデオ回路、１
１０・・アンテナ、１１２・・チューナ、１１６・・ア
ナログ・ディジクル変換器、１２４・・・ディジタル・
アナログ変換器、１２８・コントローラ、１３４・・・
ビデＺ・テープ・レコーダ、１４８・・コミュテータ、
１５０・・・プロセッサ要素、１５４・・データ入力レ
ジスタ、１５６・・センスアンプ、１５８・・・レジス
タ・ファイル、１６４・算術ロジック・ユニット、１６
６・レジスタ・ファイル、１６７　読み出し／書き込み
回路、１６８・データ出力レジスタ、１７４・コミュテ
ータまたはシーケンサまたはリング・カウンタ、２３２
．２３６．２４０．２４４．３０５・・・データ・セレ
クタ、２３４・・・作業用レジスタＭ、５８０・・・制
御回路、５８８・・コミュテータ、６１４．６２０．６
２２・・フリップフロップ、６２８・・・ドライバ、６
６６．６６８．６７０．６７２．６７４．６７６川トラ
ンジスタ、６８４・・・ＡＮＤゲート、６８６・・・イ
ンバータ、９００・・・ソフトウェア・プログラム開発
・テレビジョン動作エミュレーション・システム、９０
２・・・マスク・コントローラ、９０４・・・垂直タイ
ミング生成器、９０６・・・水平タイミング生成器、９
０８・・・定数生成器、９１Ｏ用命令生成器、９１２・
・ホストコンピュータ・システム、９１４・・・ポスト
コンピュータ・インターフェース・ロジック、９１６・
パターン生成器、９１８・・・データ・セレクタ、９３
２・・・ハードウェア・インターフェース、９３４・垂
直タイミング生成器、９５２・・水平タイミング生成器
、９５８・・・非同期・同期変換ロジック、９６８・マ
ルチプレクサ、９７６・・・イネーブル・ロジック、９
８０・・・マルチプレクサ、９８４・・・アドレス・カ
ウンタ、９９０・・・プログラム・メモリ、９９４・・
・リターン・レジスタ、１０２０・・・垂直シーケンス
・カウンタ、１０２４・・・垂直シーケンス・メモｌ７
１０２８・・・リピート・カウンタ、１０３０・・・垂
直ル−プ・カウンタ、１ｏ３４・・・カウンタ制御ロジ
ック、１０４４・・・垂直ループ・メモリ、１０４８．
１０５０．１０５２・・・制（卸ラッチ、１０５４・・
・レジスタ・ロード・シーケンサ、１０６２・・・水平
シーケンス・カウンタ、１０７４・・・マルチプレクサ
、１０７８・・・ラッチ、１１２０・・・定数シーケン
ス・メモリ、１１２６・・定数ループ・カウンタ、１１
２８・・・リピート・カウンタ、１１４２・・・ループ
・メモリ、１２２４・・・ジャンプ・フラグ調停ロジッ
ク、１２３４・・・命令デコーダ、１２４２・・・制御
ロジック、１２４４．１２４６・・・大域回転アドレス
生成器、１２５８・命令プログラム・メモリ、１２７４
・・・ブレークポイント・コントローラ、１２９０．１
２９２・・アドレス・カウンタ、１２９４・・リピート
・カウンタ、１３７０・・・回転値レジスタ、１３８０
・・レジスタ、１４００・・・減算器−ｂ、１４３６・
・アドレス、バッファ、１４４０・・・コンパレータ、
１４５０・・・オフセット・レジスタ、１４４８．、デ
コーダ、１４５２・・ラッチ、１４５６・・・ドライバ
、１５８４・・・プログラム・カウンタ、１５８８・・
・リピート・カウンタ、１５９２．１５９４・・・アッ
プカウンタ、１６２６・・・コントローラ、１６２８・
・・ＳＶＰ装置、１６３２．１６３４・・・オシレータ
、１７００・・・テレビジョン・マイクロコントローラ
、１７０２・・・パーソナルコンピュータ・キーバッド
、１７０４・・・遠隔制御ユニット、１７１２・・・ビ
デオ信号デコーダ■ ｌン’ｇ、２ン′ン〉 入４ Ｆ／’１．２８ 躯°（ ■ Ｉ ＩＩ 躯ム 心 ）トト

Claims (1)

    【特許請求の範囲】
  1. （１）連続的に供給されるデータ信号を処理すべく作動
    できるデータ処理デバイスのデータ入力回路において、 複数のレジスタファイルを備えている各メモリセルのＮ
    個の配列と、 該メモリセルの配列に接続されたメモリ伝達セレクタ回
    路であって、幾つかの前記メモリセルにおける第１のセ
    ットのレジスタファイルと第２のセットのレジスタファ
    イルとの間でのデータの伝達を接続し、残余の前記メモ
    リセルにおける第３のセットのレジスタファイルと第４
    のセットのレジスタファイルとの間での伝達を解除し、
    前記第１のセットのレジスタファイルと第２のセットの
    レジスタファイルとの間の伝達の解除及び前記第３のセ
    ットのレジスタファイルと第４のセットのレジスタファ
    イルとの間の伝達の接続を交互に行なうメモリ伝達セレ
    クタ回路とを有しており、該メモリ伝達セレクタ回路が
    、前記交互に行う接続及び接続解除を制御するクロス結
    合形制御セレクトラインを備えていることを特徴とする
    データ入力回路。
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