JPH0438022B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明は、デジタル機器において処理された
マルチチヤンネルの各チヤンネルのデジタルデー
タを順次メモリに格納するデータ格納装置に関す
る。

従来技術 従来のこの種のデータ格納装置として、例えば
磁気テープや磁気デイスク等から再生されるマル
チチヤンネルのシリアルなデジタルデータをメモ
リであるRAMに格納する第１図に示すようなも
のがある。

この装置は、チヤンネル数に応じた再生ヘツド
１ａ〜１ｎ（一般には１個のヘツドにチヤンネル
数分の再生ギヤツプを有する）で再生した信号
を、各再生アンプ２ａ〜〜２ｎを通してそれぞれ
増幅して各復調回路３ａ〜３ｎで復調し、各アド
レス制御回路４ａ〜４ｎで復調データをワード毎
のパラレルデータに変換するとともに各チヤンネ
ル毎のアドレスを生成し、各チヤンネルの再生デ
ータをそれぞれ各チヤンネル専用のRAM５ａ〜
５ｎに順次格納するようになつている。

ところで、磁気テープ等からマルチヘツドによ
つてデータを再生する場合、再生ヘツド１ａ〜１
ｎのギヤツプ位置がずれていたり、走行中のテー
プがばたついたりすると、各チヤンネルの再生デ
ータが時間的にずれをもつ「スキユー」が発生す
るが、第１図の装置によれば、そのような場合に
もチヤンネル毎のRAMが対応し、各々のRAM
へ独立にデータを格納するため問題はない。

しかしながら、このような従来のマルチチヤン
ネル用データ格納装置では、チヤンネル数が増加
するとそれだけ多くのRAM及びその制御回路が
必要になるため、極めて不経済でコスト高になる
という問題があつた。

また、例えば特開昭56−120915号公報に見られ
るように、複数チヤンネルの入力データをマルチ
プレクサを用いて時分割で順次出力させ、共通の
データバス系を介して１個のメモリ（RAM）に
入力させると共に、その各チヤンネルに対応する
領域をアドレスカウンタの出力でアドレスして順
次格納するようにしたデータ格納装置もある。

このようなデータ格納装置を使用すれば、チヤ
ンネル数が増加しても、RAMは１個でその制御
回路も共通で済むので経済的ではあるが、時分割
による各チヤンネルのデータ格納順序が予め決め
られているので、上述のように「スキユー」の発
生等によつて各チヤンネルのデータが時間的にず
れて発生順次が入れ替わつたりすると、RAM内
の各チヤンネルに対応する領域に各チヤンネルの
データを順番に格納できなくなつてしまうという
問題があつた。

目 的 この発明は、このような問題に着目してなされ
たもので、チヤンネル数にかかわりなく、各チヤ
ンネルの入力データを１個の共通のメモリに格納
でき、しかもスキユーが発生しても問題がないマ
ルチチヤンネル用データ格納装置を提供すること
を目的とする。

構 成 そのため、この発明によるデータ格納装置は、
各チヤンネル毎にそれぞれデジタルデータが入力
したときにセツトされるフリツプ・フロツプ回路
（以下「FF回路」と略称する）を設けるととも
に、その各FF回路の出力を入力として、FF回路
がセツトされた順又は予め定められた優先順位に
従つて各チヤンネル用の所定ビツトのアドレス信
号に変換するエンコーダと、そのアドレス信号を
入力して、対応するデータを格納するためチヤン
ネル選択信号を発生するデコーダと、そのチヤン
ネル選択信号を若干遅延させて対応するチヤンネ
ルのFF回路のリセツト信号とする遅延回路と、
上記各チヤンネルのデジタルデータ入力を上記チ
ヤンネル選択信号によつて選択して共通のデータ
バスによつてメモリに入力させるデータ選択回路
とを設け、上記デコーダがチヤンネル選択信号を
発生する毎に、各チヤンネル用のデータ格納領域
を有する１個のメモリに、上記エンコーダからの
アドレス信号によつて領域を指定して、上記デー
タ選択回路を通して入力する各チヤンネルのデー
タを順次格納するようにしたものである。

実施例 以下、この発明の実施例を第２図乃至第４図を
参照して説明する。

第２図は、この発明の一実施例を示すブロツク
図で、第１図と対応する部分には同一符号を付し
てあり、それらの説明は省略する。

なお、この実施例は0ch〜15chの16チヤンネル
のデータを再生してメモリに格納（記憶）する場
合の例を示し、0ch専用の各回路にはそれぞれ符
号にａを付し、15ch専用の各回路にはそれぞれ
符号にｎを付して示してあり、1ch〜14chの各専
用の回路は図示を省略している。

6a〜6nは各チヤンネルのアドレス制御回路で、
それぞれ第３図に示すように、シリアル／パラレ
ル変換回路６１とラツチ回路６２と８ビツトカウ
ンタ６３によつて構成されている。

７ａ〜７ｎは各チヤンネル毎に設けられ、それ
ぞれ８ビツトシリアルデータが８ビツトパラレル
データとしてそろつた時にセツトされるフリツ
プ・フロツプ回路（FF回路）、８は各FF回路の
出力を入力して、FF回路がセツトされた順又は
同時に複数のFF回路がセツトされた時は予め定
められた優先順位（例えばチヤンネル番号の小さ
い順）にしたがつて、各チヤンネル用の４ビツト
のアドレス信号に変換するエンコーダ、９はその
アドレス信号を入力して対応するチヤンネルのデ
ータを格納するためにチヤンネル選択信号を発生
するデコーダである。

１０はデータ格納用のメモリである１個の
RAMで、各チヤンネル（この例では16チヤンネ
ル）用のデータ格納領域を有する。

１１ａ〜１１ｎは、各チヤンネルのアドレス制
御回路６ａ〜６ｎからのデータ出力ラインにそれ
ぞれ介挿した３ステートバツフアで、デコーダ９
からのチヤンネル選択信号によつて開閉制御され
るスイツチ回路の役目をなし、各バツフア１１ａ
〜１１ｎの出力側は共通のデータバスによつて
RAM１０にデータを入力するようになつてお
り、これらによつてデータ選択回路を構成してい
る。

１２ａ〜１２ｎは、デコーダ９の各チヤンネル
に対応する出力端子と各チヤンネル用のFF回路
７ａ〜７ｎのリセツト端子との間にそれぞれ設け
た遅延回路で、デコーダ９から発生するチヤンネ
ル選択回路をデータ書込み時間をとるために若干
遅らせて対応するFF回路のリセツト信号とする。

次にその実施例の作用を説明する。

復調回路３ａ〜３ｎによつてそれぞれ復調され
る各チヤンネルの再生データは、第４図ハに示す
ようにシリアルなデジタルデータであり、それが
各アドレス制御回路６ａ〜６ｎの第３図に示すシ
リアル／パラレル変換回路６１に入力して、８ビ
ツト毎に第４図ニに示すようにパラレルのデジタ
ルデータに変換され、同図イに示すパルスｐのタ
イミングでラツチ回路６２にラツチされる。

このパルスｐは、データが８ビツトそろつた時
に発生するものであり、復調時に得られる第４図
ロに示すシリアルデータ基準クロツクkcをカウ
ンタ６３によつて８ビツト分カウントして発生さ
れるものである。

このパルスｐが例えばFF回路７ａに入力する
と、そのFF回路７ａがセツトされてその出力が
第４図ホに示すように“Ｈ”になる。

エンコーダ８は、FF回路７ａからの入力が最
初に“Ｈ”になると、0chを指定する４ビツトの
アドレス信号“0000”に変換して、RAM１０及
びデコーダ９に出力する。

デコーダ９は、このアドレス信号“0000”を入
力すると、0chを示すチヤンネル選択信号を発生
する（出力端子０のみを“Ｈ”にする）。それに
より、0ch用の３ステートバツフア１１ａが開い
てアドレス制御回路６ａのラツチ回路６２にラツ
チされている0chのデータがRAM１０に入力し、
エンコーダ８からのアドレス信号“0000”によつ
て指定される0ch用の領域に格納される。

デコーダ９からのチヤンネル選択信号は、遅延
回路１２ａ〜１２ｎにも入力されるが、この時は
0chの遅延回路１２ａの入力のみが“Ｈ”にな
り、その出力が遅延して“Ｈ”になつて、RAM
によるデータ書込み完了後にFF回路７ａをリセ
ツトする。

この時、他のFF回路７ｂ〜７ｎのうちいずれ
か１個だけがセツトされていれば、エンコーダ８
はそのFF回路のチヤンネル用のアドレス信号を
次に出力するが、もし複数のFF回路がセツトさ
れている場合には、そのうちで優先順位の一番高
いチヤンネル用のアドレス信号を次に出力する。

このようにして、エンコーダ８がアドレス信号
を出力する毎にデコーダそれに対応するチヤンネ
ルのデータ格納信号を発生し、RAM１０のエン
コーダ８からのアドレス信号によつて指定された
領域にそのチヤンネルのデータを格納し、その後
そのチヤンネルのFF回路をリセツトすることに
よつて、エンコーダ８に次のチヤンネル用のアド
レス信号を発生させる。

このような動作を繰返して、第４図イに示すパ
ルスｐの周期Ｔの間に、16チヤンネル分全てのデ
ータがアドレス指定されてRAM１０の各領域に
振分けて格納される。

なお、チヤンネル数は16チヤンネルに限らず、
もつと多くてもRAM１０の記憶容量さえあれば
１個のRAMで全チヤンネルの再生データを格納
できる。

効 果 以上、実施例について説明してきたように、こ
の発明によるデータ格納装置は、マルチチヤンネ
ルの各デジタルデータ入力を、１個のメモリに各
チヤンネル毎にアドレス指定してスキユーによる
影響なく格納できるので、チヤンネル数が多くな
つてもそれ程コストアツプにならないで済む。

【図面の簡単な説明】

第１図は、従来のマルチチヤンネル用のデータ
格納装置の例を示すブロツク図、第２図は、この
発明の一実施例を示すデータ格納装置のブロツク
図、第３図は同じくそのアドレス制御回路の構成
を示すブロツク図、第４図は、同じくこの実施例
の動作説明のためのタイムチヤート図である。 １ａ〜１ｎ…再生ヘツド、２ａ〜２ｎ…再生ア
ンプ、３ａ〜３ｎ…復調回路、６ａ〜６ｎ…アド
レス制御回路、７ａ〜７ｎ…フリツプ・フロツプ
回路、８…エンコーダ、９…デコーダ、１０…
RAM（メモリ）、１１ａ〜１１ｎ…３ステートバ
ツフア、１２ａ〜１２ｎ…遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ マルチチヤンネルの各チヤンネルのデジタル
   データ入力を順次メモリに格納するデータ格納装
   置において、 各チヤンネル毎にそれぞれ前記デジタルデータ
   が入力した時にセツトされるフリツプ・フロツプ
   回路を設けるとともに、 該各フリツプ・フロツプ回路の出力を入力し
   て、該各フリツプ・フロツプ回路がセツトされた
   順又は同時に複数のフリツプ・フロツプ回路がセ
   ツトされた時は予め定められた優先順位に従つて
   各チヤンネル用の所定ビツトのアドレス信号に変
   換するエンコーダと、 該エンコーダによるアドレス信号を入力して、
   対応するデータを格納するためのチヤンネル選択
   信号を発生するデコーダと、 該デコーダによつて発生されるチヤンネル選択
   信号を若干遅延させて対応するチヤンネルの前記
   フリツプ・フロツプ回路のリセツト信号とする遅
   延回路と、 前記各チヤンネルのデジタルデータ入力を前記
   チヤンネル選択信号によつて選択して共通のデー
   タバスによつて前記メモリに入力させるデータ選
   択回路とを設け、 前記メモリを各チヤンネル用のデータ格納領域
   を有する１個のメモリにして、前記デコーダがチ
   ヤンネル選択信号を発生する毎に該メモリの前記
   エンコーダからのアドレス信号によつて指定され
   た領域に前記データ選択回路を通して入力する各
   チヤンネルのデータを順次格納するようにしたこ
   とを特徴とするデータ格納装置。