JPH0438140B2 - - Google Patents
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- JPH0438140B2 JPH0438140B2 JP59011225A JP1122584A JPH0438140B2 JP H0438140 B2 JPH0438140 B2 JP H0438140B2 JP 59011225 A JP59011225 A JP 59011225A JP 1122584 A JP1122584 A JP 1122584A JP H0438140 B2 JPH0438140 B2 JP H0438140B2
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- Japan
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- silicon layer
- polycrystalline silicon
- layer
- mis
- silicon
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はSOI（絶縁体上の半導体）構造、また
は３次元構造のCMIS（相補型の金属−絶縁体−
半導体）素子等の両方の導電型素子を有する半導
体装置に関する。
は３次元構造のCMIS（相補型の金属−絶縁体−
半導体）素子等の両方の導電型素子を有する半導
体装置に関する。
(b) 技術の背景
近年集積回路の高速化、高集積化に伴い、半導
体装置は半導体基板の代わりに絶縁基板が用いら
れたり、第２層目以上に配線だけでなく能動素子
まで形成された多層構造が用いられるようになつ
た。
体装置は半導体基板の代わりに絶縁基板が用いら
れたり、第２層目以上に配線だけでなく能動素子
まで形成された多層構造が用いられるようになつ
た。
さらにこのような半導体装置に対しても、半導
体装置を構成する素子は、その特性の極限が求め
られ、素子構造や材料について種々の検討が加え
られている。素子特性の高速性に関係する導電キ
ヤリアの易動度はキヤリアが電子か正孔かによ
り、また半導体層の面指数により異なる。導電キ
ヤリアの易動度は、MIS素子の場合は素子機能に
与かるチヤンネルが半導体層の表面に形成される
ため、表面易動度（フイールド・エフエクト・モ
ビリテイ）を用いる。
体装置を構成する素子は、その特性の極限が求め
られ、素子構造や材料について種々の検討が加え
られている。素子特性の高速性に関係する導電キ
ヤリアの易動度はキヤリアが電子か正孔かによ
り、また半導体層の面指数により異なる。導電キ
ヤリアの易動度は、MIS素子の場合は素子機能に
与かるチヤンネルが半導体層の表面に形成される
ため、表面易動度（フイールド・エフエクト・モ
ビリテイ）を用いる。
ｎ−MIS素子はｐ型半導体層の表面に形成され
たｎ型チヤンネル内を電子が、ｐ−MIS素子はｎ
型半導体層の表面に形成されたｐ型チヤンネル内
を正孔が走る。またバイポーラ素子においては、
npnトランジスタのｐ型ベース内を電子が、pnp
トランジスタのｎ型ベース内を正孔が走る。素子
機能に与かるのは、これらのキヤリアである。従
つてそれぞれの素子は、キヤリアが電子か正孔か
により、これらの表面易動度が最大の面指数をも
つ半導体層内に形成されるのが理想的である。
たｎ型チヤンネル内を電子が、ｐ−MIS素子はｎ
型半導体層の表面に形成されたｐ型チヤンネル内
を正孔が走る。またバイポーラ素子においては、
npnトランジスタのｐ型ベース内を電子が、pnp
トランジスタのｎ型ベース内を正孔が走る。素子
機能に与かるのは、これらのキヤリアである。従
つてそれぞれの素子は、キヤリアが電子か正孔か
により、これらの表面易動度が最大の面指数をも
つ半導体層内に形成されるのが理想的である。
(c) 従来技術と問題点
前記面指数は半導体基板若しくは半導体層に珪
素を用いる場合は、ｎ−MIS素子は（100）面を、
ｐ−MIS素子は（111）面を用いることにより、
キヤリアの表面易動度を大きくすることができ
る。
素を用いる場合は、ｎ−MIS素子は（100）面を、
ｐ−MIS素子は（111）面を用いることにより、
キヤリアの表面易動度を大きくすることができ
る。
従来はCMIS素子を形成する場合、単一の面指
数を有する半導体基板若しくは半導体層に、ｎ−
MIS素子とｐ−MIS素子を形成していた。一般に
半導体基板若しくは半導体層は表面易動度の大き
い電子を優先してこれが最大の易動度をもつ
（100）面を用い、この面に両方の導電型素子を形
成し、ｐ−MIS素子は儀牲になつていた。半導体
装置の高速化の要望より、ｎ−MIS素子とｐ−
MIS素子のそれぞれに有利な面指数を有する構造
の半導体装置が期待される。
数を有する半導体基板若しくは半導体層に、ｎ−
MIS素子とｐ−MIS素子を形成していた。一般に
半導体基板若しくは半導体層は表面易動度の大き
い電子を優先してこれが最大の易動度をもつ
（100）面を用い、この面に両方の導電型素子を形
成し、ｐ−MIS素子は儀牲になつていた。半導体
装置の高速化の要望より、ｎ−MIS素子とｐ−
MIS素子のそれぞれに有利な面指数を有する構造
の半導体装置が期待される。
(d) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、両方の導電型素子をそれぞれ、キヤリア
易動度の大きい面指数の珪素層または珪素基板を
選んで形成してなる高速半導体装置の製造方法を
提供することにある。
除去し、両方の導電型素子をそれぞれ、キヤリア
易動度の大きい面指数の珪素層または珪素基板を
選んで形成してなる高速半導体装置の製造方法を
提供することにある。
(e) 発明の構成
上記の目的は本発明によれば、絶縁体上に面積
の異なる多結晶珪素層を形成する工程と、該多結
晶珪素層の内、面積の大きい多結晶珪素層を面指
数（100）の珪素層に、面積の小さい多結晶珪素
層を面指数（111）の珪素層に再結晶化する工程
と、該面指数（100）の珪素層に電子導電型素子
を、該面指数（111）の珪素層に正孔導電型素子
を形成する工程を有する半導体装置の製造方法を
提供することによつて達成される。
の異なる多結晶珪素層を形成する工程と、該多結
晶珪素層の内、面積の大きい多結晶珪素層を面指
数（100）の珪素層に、面積の小さい多結晶珪素
層を面指数（111）の珪素層に再結晶化する工程
と、該面指数（100）の珪素層に電子導電型素子
を、該面指数（111）の珪素層に正孔導電型素子
を形成する工程を有する半導体装置の製造方法を
提供することによつて達成される。
本発明は石英ガラス、二酸化珪素等の、絶縁体
基板若しくは絶縁体層上に面積の異なる多結晶半
導体層を堆積し、該多結晶半導体層をレーザ等の
ビーム照射により溶融し再結晶化、または単結晶
化した後、素子形成を行う。この場合ビームの照
射条件と多結晶半導体層の面積を調整して逃げる
熱流を変化させることにより、再結晶化、または
単結晶化された半導体層の面指数を作りわけるこ
とができることを利用するものである。
基板若しくは絶縁体層上に面積の異なる多結晶半
導体層を堆積し、該多結晶半導体層をレーザ等の
ビーム照射により溶融し再結晶化、または単結晶
化した後、素子形成を行う。この場合ビームの照
射条件と多結晶半導体層の面積を調整して逃げる
熱流を変化させることにより、再結晶化、または
単結晶化された半導体層の面指数を作りわけるこ
とができることを利用するものである。
(f) 発明の実施例
第１図は本発明の一実施例を示す集積回路の素
子配置を示す平面図である。図において１は大面
積の多結晶珪素層、２は小面積の多結晶珪素層を
示す。
子配置を示す平面図である。図において１は大面
積の多結晶珪素層、２は小面積の多結晶珪素層を
示す。
石英ガラス基板上に、80μｍ×300μｍの面積を
もつ多結晶珪素層１と40μｍ×40μｍの面積をも
つ多結晶珪素層２を形成する。つぎに再結晶化、
または単結晶化は10Wの連続発振（CW）アルゴ
ン・イオン（Ar+）・レーザを用い、ビームを直
径50μｍに絞り10cm／secで走査して25μｍピツチ
で多結晶珪素層を溶融して行う。
もつ多結晶珪素層１と40μｍ×40μｍの面積をも
つ多結晶珪素層２を形成する。つぎに再結晶化、
または単結晶化は10Wの連続発振（CW）アルゴ
ン・イオン（Ar+）・レーザを用い、ビームを直
径50μｍに絞り10cm／secで走査して25μｍピツチ
で多結晶珪素層を溶融して行う。
以上により大面積の多結晶珪素層１は（100）
面に、小面積の多結晶珪素層２は（111）面にな
り、それぞれの層にｎ−MIS素子、ｐ−MIS素子
を形成する。ｐ−MIS素子の正孔の表面易動度は
（100）面で約130cm2V-1sec-1であるが、（111）面
で約190cm2V-1sec-1となる。
面に、小面積の多結晶珪素層２は（111）面にな
り、それぞれの層にｎ−MIS素子、ｐ−MIS素子
を形成する。ｐ−MIS素子の正孔の表面易動度は
（100）面で約130cm2V-1sec-1であるが、（111）面
で約190cm2V-1sec-1となる。
ビーム照射はレーザの他に電子ビーム、クセノ
ン・ランプ等を用いてもよい。
ン・ランプ等を用いてもよい。
第２図はビーム照射時の基板の断面を示す。図
において２１は絶縁体基板、２２は厚さ500Åの
窒化珪素膜、２３は厚さ1μｍの気相成長による
二酸化珪素膜を示す。
において２１は絶縁体基板、２２は厚さ500Åの
窒化珪素膜、２３は厚さ1μｍの気相成長による
二酸化珪素膜を示す。
図で１または２は多結晶珪素層で、これに二酸
化珪素膜２３と窒化珪素膜２２を通してビームを
照射する。これらの膜は熱吸収をよくするための
ビームの反射防止と基板および珪素層の歪応力緩
和のために用いる。照射後これらの膜は除去され
る。
化珪素膜２３と窒化珪素膜２２を通してビームを
照射する。これらの膜は熱吸収をよくするための
ビームの反射防止と基板および珪素層の歪応力緩
和のために用いる。照射後これらの膜は除去され
る。
第３図は本発明の実施例を示す２入力NORゲ
ート集積回路の平面図と断面図である。
ート集積回路の平面図と断面図である。
第３図ａにおいて、３１は絶縁体基板上に配置
された（100）面の珪素層、３２，３３は同じ絶
縁体基板上に配置された（111）面の珪素層を示
す。これらは多結晶珪素層を厚さ何れも5000Åに
堆積し、前記のビーム照射によるアニールにより
再結晶化または単結晶化して形成され、以下単に
珪素層と呼ぶことにする。
された（100）面の珪素層、３２，３３は同じ絶
縁体基板上に配置された（111）面の珪素層を示
す。これらは多結晶珪素層を厚さ何れも5000Åに
堆積し、前記のビーム照射によるアニールにより
再結晶化または単結晶化して形成され、以下単に
珪素層と呼ぶことにする。
第３図ｂは平面図で、珪素層３１にｎ−MIS素
子を２個、珪素層３２，３３にｐ−MIS素子を１
個宛形成する。３４，３５は厚さ5000Åの多結晶
珪素層よりなるｎ−MIS素子とｐ−MIS素子に共
通のゲートを示す。３６，３７，３８はアルミニ
ウム電極を示し、それぞれ外部接続端子Vss，
Vout，Vddに接続する。３９，４０，４１，４
２，４３，４４は基板上に被覆された二酸化珪素
膜に開口された電極接続用の窓を示す。
子を２個、珪素層３２，３３にｐ−MIS素子を１
個宛形成する。３４，３５は厚さ5000Åの多結晶
珪素層よりなるｎ−MIS素子とｐ−MIS素子に共
通のゲートを示す。３６，３７，３８はアルミニ
ウム電極を示し、それぞれ外部接続端子Vss，
Vout，Vddに接続する。３９，４０，４１，４
２，４３，４４は基板上に被覆された二酸化珪素
膜に開口された電極接続用の窓を示す。
第３図ｃは、第３図ｂに示されるＸ−Ｙで切つ
た断面図を示す。絶縁体基板２１の上にソースと
ドレインが接続された２個のｎ−MIS素子を形成
する。珪素層３１にボロン・イオン（B+）を
50keVで１・1012cm-2注入してｐ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で４５，４６はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。３１Ａは、ゲー
ト多結晶珪素層３４，３５をマスクにして砒素イ
オン（As+）を100keVで５・1015cm-2注入し、ｐ
型珪素層３１をn+型に変換したソース、ドレイ
ン領域を示す。同時にゲート多結晶珪素層３４，
３５はn+型になる。
た断面図を示す。絶縁体基板２１の上にソースと
ドレインが接続された２個のｎ−MIS素子を形成
する。珪素層３１にボロン・イオン（B+）を
50keVで１・1012cm-2注入してｐ型珪素層にす
る。このイオン注入はビーム照射前に行つてもよ
い。図で４５，４６はゲート絶縁体膜で、厚さ
500Åの二酸化珪素膜を用いる。３１Ａは、ゲー
ト多結晶珪素層３４，３５をマスクにして砒素イ
オン（As+）を100keVで５・1015cm-2注入し、ｐ
型珪素層３１をn+型に変換したソース、ドレイ
ン領域を示す。同時にゲート多結晶珪素層３４，
３５はn+型になる。
第３図ｄは、第３図ｂに示されるＵ−Ｖで切つ
た断面図を示す。絶縁体基板２１の上にソースと
ドレインがアルミニウム電極３８で接続された２
個のｐ−MIS素子を形成する。珪素層３２，３３
に燐イオン（P+）を70keVで１・1012cm-2注入し
てｎ型珪素層にする。このイオン注入はビーム照
射前に行つてもよい。図で４７，４８はゲート絶
縁体膜で、厚さ500Åの二酸化珪素膜を用いる。
３２Ａ，３３Ａは、ゲート多結晶珪素層３４，３
５をマスクにしてボロン・イオン（B+）を
50keVで５・1015cm-2注入し、ｎ型珪素層３２，
３３をp+型に変換したソース、ドレイン領域を
示す。同時にゲート多結晶珪素層３４，３５は
p+型になる。
た断面図を示す。絶縁体基板２１の上にソースと
ドレインがアルミニウム電極３８で接続された２
個のｐ−MIS素子を形成する。珪素層３２，３３
に燐イオン（P+）を70keVで１・1012cm-2注入し
てｎ型珪素層にする。このイオン注入はビーム照
射前に行つてもよい。図で４７，４８はゲート絶
縁体膜で、厚さ500Åの二酸化珪素膜を用いる。
３２Ａ，３３Ａは、ゲート多結晶珪素層３４，３
５をマスクにしてボロン・イオン（B+）を
50keVで５・1015cm-2注入し、ｎ型珪素層３２，
３３をp+型に変換したソース、ドレイン領域を
示す。同時にゲート多結晶珪素層３４，３５は
p+型になる。
４９は厚さ1μｍの二酸化珪素よりなるカバー
膜を示す。
膜を示す。
実施例では両方の導電型素子としてMIS素子を
用いたが、バイポーラ素子を用いてもよい。また
素子形成を単層構造で行つたが、多層構造で行つ
てもよい。
用いたが、バイポーラ素子を用いてもよい。また
素子形成を単層構造で行つたが、多層構造で行つ
てもよい。
また実施例では両方の導電型素子を珪素層に形
成したが、一導電型素子を珪素層に他導電型素子
を珪素基板に、あるいは一導電型素子を珪素層に
他導電型素子を他の珪素層および珪素基板に形成
しても発明の要旨は変わらない。
成したが、一導電型素子を珪素層に他導電型素子
を珪素基板に、あるいは一導電型素子を珪素層に
他導電型素子を他の珪素層および珪素基板に形成
しても発明の要旨は変わらない。
(g) 発明の効果
以上詳細に説明したように本発明によれば、両
方の導電型素子をそれぞれ、キヤリア易動度の大
きい面指数の珪素層または珪素基板を選んで形成
してなる高速半導体装置の製造方法を提供するこ
とができる。
方の導電型素子をそれぞれ、キヤリア易動度の大
きい面指数の珪素層または珪素基板を選んで形成
してなる高速半導体装置の製造方法を提供するこ
とができる。
第１図は本発明による集積回路の素子配置を示
す平面図、第２図はビーム照射時の基板の断面
図、第３図は本発明による２入力NORゲート集
積回路の平面図と断面図である。 図において、１，２は多結晶珪素層、２１は絶
縁体基板、２２は窒化珪素膜、２３は二酸化珪素
膜、３１は（100）面の珪素層、３１Ａはn+型ソ
ース、ドレイン領域、３２，３３は（111）面の
珪素層、３２Ａ，３３Ａはp+型ソース、ドレイ
ン領域、３４，３５はゲート多結晶珪素層、３
６，３７，３８はアルミニウム電極、３９，４
０，４１，４２，４３，４４は電極窓、４５，４
６，４７，４８はゲート絶縁体膜、４９は二酸化
珪素膜を示す。
す平面図、第２図はビーム照射時の基板の断面
図、第３図は本発明による２入力NORゲート集
積回路の平面図と断面図である。 図において、１，２は多結晶珪素層、２１は絶
縁体基板、２２は窒化珪素膜、２３は二酸化珪素
膜、３１は（100）面の珪素層、３１Ａはn+型ソ
ース、ドレイン領域、３２，３３は（111）面の
珪素層、３２Ａ，３３Ａはp+型ソース、ドレイ
ン領域、３４，３５はゲート多結晶珪素層、３
６，３７，３８はアルミニウム電極、３９，４
０，４１，４２，４３，４４は電極窓、４５，４
６，４７，４８はゲート絶縁体膜、４９は二酸化
珪素膜を示す。
Claims (1)
- １ 絶縁体上に、面積の異なる多結晶珪素層を形
成する工程と、該多結晶珪素層の内、面積の大き
い多結晶珪素層を面指数（100）の珪素層に、面
積の小さい多結晶珪素層を面指数（111）の珪素
層に再結晶化する工程と、該面指数（100）の珪
素層に電子導電型素子を、該面指数（111）の珪
素層に正孔導電型素子を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011225A JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011225A JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154548A JPS60154548A (ja) | 1985-08-14 |
| JPH0438140B2 true JPH0438140B2 (ja) | 1992-06-23 |
Family
ID=11772011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011225A Granted JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154548A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605286B2 (ja) * | 1987-06-29 | 1997-04-30 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3017860B2 (ja) * | 1991-10-01 | 2000-03-13 | 株式会社東芝 | 半導体基体およびその製造方法とその半導体基体を用いた半導体装置 |
| JP4611621B2 (ja) * | 2003-06-20 | 2011-01-12 | 株式会社 日立ディスプレイズ | 薄膜半導体装置とその製造方法 |
| US20050116290A1 (en) | 2003-12-02 | 2005-06-02 | De Souza Joel P. | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| US7235433B2 (en) | 2004-11-01 | 2007-06-26 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device |
| US7285473B2 (en) * | 2005-01-07 | 2007-10-23 | International Business Machines Corporation | Method for fabricating low-defect-density changed orientation Si |
| US7291539B2 (en) * | 2005-06-01 | 2007-11-06 | International Business Machines Corporation | Amorphization/templated recrystallization method for hybrid orientation substrates |
-
1984
- 1984-01-24 JP JP59011225A patent/JPS60154548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60154548A (ja) | 1985-08-14 |
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