JPH0438596Y2 - - Google Patents
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- JPH0438596Y2 JPH0438596Y2 JP2787684U JP2787684U JPH0438596Y2 JP H0438596 Y2 JPH0438596 Y2 JP H0438596Y2 JP 2787684 U JP2787684 U JP 2787684U JP 2787684 U JP2787684 U JP 2787684U JP H0438596 Y2 JPH0438596 Y2 JP H0438596Y2
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Description
【考案の詳細な説明】
〈考案の属する分野〉
本考案はＣ−MOSアナログスイツチの電源供
給と入力アナログ信号のクランプ回路に関する。[Detailed description of the invention] <Field to which the invention pertains> The present invention relates to a power supply for a C-MOS analog switch and a clamp circuit for input analog signals.
〈従来技術〉
第１図は、２個の入力アナログ信号を、Ｃ−
MOSゲートよりの制御信号で駆動されるＣ−
MOSアナログスイツチで開閉する場合の一般的
な回路構成例である。１，２は入力アナログ信号
e1，e2の入力端子、３，４はe1，e2を高インピー
ダンスで受ける利得１のバツフアアンプ、５はＣ
−MOSアナログスイツチで、入力アナログ信号
e1を開閉するスイツチ５１、入力アナログ信号e2
を開閉するスイツチ５２よりなり、開閉出力を
夫々出力端子１′及び２′に与える。６はスイツチ
５１，５２の開閉を制御する信号ec1，ec2を発生
するＣ−MOSゲートであり、ec1を発生するゲー
ト６１とec2を発生するゲート６２よりなる。<Prior art> Figure 1 shows how two input analog signals are
C- driven by control signal from MOS gate
This is an example of a general circuit configuration when switching is performed using a MOS analog switch. 1 and 2 are input analog signals
Input terminals for e 1 and e 2 , 3 and 4 are buffer amplifiers with a gain of 1 that receive e 1 and e 2 at high impedance, and 5 is a C
-Input analog signal with MOS analog switch
Switch 51 for opening and closing e 1 , input analog signal e 2
It consists of a switch 52 that opens and closes, and provides opening and closing outputs to output terminals 1' and 2', respectively. 6 is a C-MOS gate that generates signals e c1 and e c2 for controlling the opening and closing of the switches 51 and 52, and is composed of a gate 61 that generates e c1 and a gate 62 that generates e c2 .
正、負の電源電圧Va，−Vaはバツフアアンプ
３，４の駆動電源で±10V〜±15Vの電圧を有す
る。Vbは単一極性電源でＣ−MOSアナログスイ
ツチ５及びＣ−MOSゲート６に給電され、通常
は5Vの電圧を有する。COMは回路の共通電位点
で５及び６の負側電源端子に接続されている。 The positive and negative power supply voltages V a and -V a are power supplies for driving the buffer amplifiers 3 and 4 and have a voltage of ±10V to ±15V. Vb is a unipolar power supply that supplies power to the C-MOS analog switch 5 and the C-MOS gate 6, and normally has a voltage of 5V. COM is connected to the negative power supply terminals 5 and 6 at a common potential point of the circuit.
このような構成において、入力端子１，２への
過大入力があつた場合は、バツフアアンプ３，４
の出力e1，e2は±VaまでスイングしてＣ−MOS
アナログスイツチ５の電源電圧Vbを越えるため、
スイツチとしての動作が不能となる。これを防止
するため、バツフアアンプ３，４の出力の上限と
下限を制限するクランプ回路が必要であり、通常
はダイオードで実現される。 In such a configuration, if there is an excessive input to the input terminals 1 and 2, the buffer amplifiers 3 and 4
The outputs e 1 and e 2 of C-MOS swing up to ±V a.
In order to exceed the power supply voltage V b of analog switch 5,
It becomes impossible to operate as a switch. In order to prevent this, a clamp circuit is required to limit the upper and lower limits of the outputs of the buffer amplifiers 3 and 4, and is usually realized by a diode.
ダイオードD11およびD12はアノードが夫々バ
ツフアアンプ３，４の出力端子に、カソードが共
通接続されて電源Vbに接続された上限クランプ
回路であり、e1，e2の最大値を（Vb＋0.7V）に
制限する。ダイオードD21およびD22はカソード
が夫々バツフアアンプ３，４の出力端子に、アノ
ードが共通接続されて回路の共通電位点COMに
接続された下限クランプ回路であり、e1，e2の最
小値を−0.7Vに制限する。 Diodes D11 and D12 are upper limit clamp circuits whose anodes are connected to the output terminals of the buffer amplifiers 3 and 4 , respectively, and whose cathodes are commonly connected to the power supply Vb . +0.7V). The diodes D 21 and D 22 are lower limit clamp circuits in which the cathodes are connected to the output terminals of the buffer amplifiers 3 and 4, respectively, and the anodes are commonly connected to the common potential point COM of the circuit, and the minimum values of e 1 and e 2 are Limit to −0.7V.
このような構成において、例えばバツフアアン
プ３の出力e1が０〜Vbの範囲にあるとき、バツ
フアアンプ４の出力e2が０〜Vbの範囲を外れる
とe2はダイオードD12，D22によつて（Vb＋0.7V）
または−0.7Vにクランプされ、Ｃ−MOSアナロ
グスイツチ５は保護される。しかしながら、バツ
フアアンプ４の入力e2がより過大になると、バツ
フアアンプ４の出力e2のレベルが（Vb＋0.7V）
よりも大きくなつたり、−0.7Vよりも小さくなつ
てしまい、Ｃ−MOSアナログスイツチ５は最悪
時にはラツチアツプ状態になつてしまう。このよ
うにＣ−MOSアナログスイツチ５がラツチアツ
プ状態になると、バツフアアンプ３，４の出力
e1，e2相互が干渉を越し、Ｃ−MOSアナログス
イツチ５でバツフアアンプ３の出力e1を選択した
ときの出力レベルが変動してしまうという欠点が
ある。 In such a configuration, for example, when the output e 1 of the buffer amplifier 3 is in the range of 0 to V b , and the output e 2 of the buffer amplifier 4 is out of the range of 0 to V b , e 2 is connected to the diodes D 12 and D 22 . Yotsute (V b +0.7V)
Or it is clamped to -0.7V, and the C-MOS analog switch 5 is protected. However, when the input e 2 of the buffer amplifier 4 becomes more excessive, the level of the output e 2 of the buffer amplifier 4 becomes (V b +0.7V).
In the worst case scenario, the C-MOS analog switch 5 becomes latch-up. When the C-MOS analog switch 5 becomes latched up in this way, the outputs of the buffer amplifiers 3 and 4
There is a drawback that e 1 and e 2 interfere with each other, and the output level fluctuates when the C-MOS analog switch 5 selects the output e 1 of the buffer amplifier 3.
このような干渉を起こさないバツフアアンプ
３，４の出力e1，e2の過大値は、（Vb＋0.3V）又
は−0.3V程度であるが、クランプ回路にダイオ
ードを用いる場合は0.7V以下にすることが困難
である。 The excessive value of the outputs e 1 and e 2 of the buffer amplifiers 3 and 4 that do not cause such interference is approximately (V b +0.3V) or -0.3V, but if a diode is used in the clamp circuit, the excessive value is 0.7V or less. It is difficult to
〈考案の目的〉
本考案はＣ−MOSアナログスイツチの電源電
圧の正側又は負側電圧を、クランプ電圧の正側又
は負側電圧とほぼ同一電位とすることにより、従
来構成の欠点を解消することを目的とする。<Purpose of the invention> The present invention solves the drawbacks of the conventional configuration by making the positive side or negative side voltage of the power supply voltage of the C-MOS analog switch almost the same potential as the positive side or negative side voltage of the clamp voltage. The purpose is to
〈考案の概要〉
Ｃ−MOSゲートの出力により開閉が制御され
複数の入力アナログ信号を選択出力するＣ−
MOSアナログスイツチにおいて、
上記Ｃ−MOSゲートに給電する第１共通電源
と、
この第１共通電源の正側電圧よりは高い正側電
圧及びこの電源の負側電圧よりは低い負側電圧を
有する第２共通電源と、
上記入力アナログ信号側にアノードが接続され
上記第１共通電源の正側にカソードが接続された
第１クランプダイオードと、
上記入力アナログ信号側にカソードが接続され
上記第１共通電源の負側にアノードが接続された
第２クランプダイオードと、
上記第２共通電源の正側に抵抗を介してアノー
ドが接続され上記第１共通電源の正側にカソード
が接続された第３クランプダイオードと、
上記第２共通電源の負側に抵抗を介してカソー
ドが接続され上記第１共通電源の負側にアノード
が接続された第４クランプダイオードとを有し、
上記第３クランプダイオードのアノード電圧を
上記Ｃ−MOSアナログスイツチの正側電源電圧
として供給し、上記第４クランプダイオードのカ
ソード電圧を上記Ｃ−MOSアナログスイツチの
負側電源電圧として供給する。<Summary of the invention> A C-MOS gate whose opening/closing is controlled by the output of a C-MOS gate and selects and outputs multiple input analog signals.
In the MOS analog switch, a first common power supply that supplies power to the C-MOS gate, and a second common power supply having a positive voltage higher than the positive voltage of the first common power supply and a negative voltage lower than the negative voltage of the power supply. a first clamp diode having an anode connected to the input analog signal side and a cathode connected to the positive side of the first common power source; and a first common power source having a cathode connected to the input analog signal side. a second clamp diode whose anode is connected to the negative side of the second common power supply; and a third clamp diode whose anode is connected to the positive side of the second common power supply via a resistor and whose cathode is connected to the positive side of the first common power supply. and a fourth clamp diode having a cathode connected to the negative side of the second common power source via a resistor and an anode connected to the negative side of the first common power source, and an anode voltage of the third clamp diode. is supplied as the positive power supply voltage of the C-MOS analog switch, and the cathode voltage of the fourth clamp diode is supplied as the negative power supply voltage of the C-MOS analog switch.
〈実施例〉
以下第２図の実施例に基づいて本考案を説明す
る。第１図と同一構成要素には同一符号を付して
説明を省略する。ダイオードD11，D12は第１ク
ランプダイオードであり、第１図と同様にe1，e2
の上限値を（Vb＋0.7V）に制限する。ダイオー
ドD21，D22は第２クランプダイオードであり、
第１図と同様にe1，e2の下限値を−0.7Vに制限す
る。Vbはアナログスイツチ５が実装される装置
に設けられている第１の共通電源（以下、第１電
源という）であり、Ｃ−MOSゲート６の電源及
びクランプダイオードの電源としてダイオード
D11，D12のカソードに接続されている。Vc，−Vc
は正負のアナログスイツチ５が実装される装置に
設けられている第２の共通電源（以下、第２電源
という）であり、正側電圧Vcは第１電源の正側
電圧Vbよりは高く（例えば＋10V）、負側電圧−
Vcは第１電源の負側電圧ゼロよりは低く（例え
ば−10V）選定されている。D3は第３ダイオード
でカソードが第１電源Vbの正側に、アノードが
抵抗R1を介して第２電源の正側Vcに接続されて
いる。D4は第４ダイオードでアノードが共通電
位点COMに、カソードが抵抗を介して第２電源
の負側−Vcに接続されている。<Example> The present invention will be described below based on the example shown in FIG. Components that are the same as those in FIG. 1 are given the same reference numerals and their explanations will be omitted. Diodes D 11 and D 12 are first clamp diodes, and e 1 and e 2 are the same as in FIG.
The upper limit of is limited to (V b +0.7V). Diodes D 21 and D 22 are second clamp diodes,
As in Figure 1, the lower limit values of e 1 and e 2 are limited to -0.7V. V b is a first common power supply (hereinafter referred to as the first power supply) provided in the device in which the analog switch 5 is mounted, and a diode is used as the power supply for the C-MOS gate 6 and the clamp diode.
Connected to the cathodes of D 11 and D 12 . V c , −V c
is a second common power supply (hereinafter referred to as the second power supply) provided in the device in which the positive/negative analog switch 5 is mounted, and the positive side voltage V c is higher than the positive side voltage V b of the first power supply. (e.g. +10V), negative side voltage -
V c is selected to be lower than the zero negative side voltage of the first power supply (eg -10V). D3 is a third diode whose cathode is connected to the positive side of the first power source Vb , and its anode is connected to the positive side of the second power source Vc via a resistor R1 . D4 is a fourth diode whose anode is connected to the common potential point COM and whose cathode is connected to the negative side -Vc of the second power supply via a resistor.
抵抗R1とダイオードD3の接続点Ｐ点がＣ−
MOSアナログスイツチ５の正側電源端子へ、又
抵抗R2とダイオードD4の接続点ＱがＣ−MOSア
ナログスイツチ５の負側の電源端子に接続されて
いる。 The connection point P between resistor R1 and diode D3 is C-
The positive side power supply terminal of the MOS analog switch 5 is connected, and the connection point Q between the resistor R 2 and the diode D 4 is connected to the negative side power supply terminal of the C-MOS analog switch 5 .
このような構成によれば、Vc＞Vbであるから
抵抗R1及びダイオードD3には矢印方向に電流i1が
流れる。従つてＰ点の電位Vpは（Vp＝Vb＋
0.7V）となる。又抵抗R2及びダイオードD4にも
矢印方向の電流i2が流れるので、Ｑ点の電位Vq
は、（Vq＝−0.7V）となる。 According to such a configuration, since V c >V b , a current i 1 flows through the resistor R 1 and the diode D 3 in the direction of the arrow. Therefore, the potential V p at point P is (V p = V b +
0.7V). Also, current i 2 in the direction of the arrow flows through resistor R 2 and diode D 4 , so the potential at point Q is V q
becomes (V q =-0.7V).
即ち従来構成に比較して、アナログスイツチ５
が実装される装置に設けられている第１第２の共
通電源と２個のダイオードと２個の抵抗を用いた
比較的簡単な構成で、Ｃ−MOSアナログスイツ
チ５は第１電源Vbの正側電圧より0.7V高く、負
側電圧より0.7V低い電圧で給電されることにな
る。従つて、入力アナログ信号がクランプされた
場合でも、クランプ電圧が電源電圧を越えて高く
なつたり又は低くなつたりすることが防止され、
従来構成で問題とされたクランプ現象が回避され
る。 That is, compared to the conventional configuration, the analog switch 5
The C-MOS analog switch 5 has a relatively simple configuration using first and second common power supplies, two diodes, and two resistors provided in the device in which the C-MOS analog switch 5 is mounted . Power will be supplied at a voltage 0.7V higher than the positive side voltage and 0.7V lower than the negative side voltage. Therefore, even if the input analog signal is clamped, the clamp voltage is prevented from increasing or decreasing beyond the power supply voltage.
The clamping phenomenon that was a problem in the conventional configuration is avoided.
次に本考案の構成において、Ｃ−MOSゲート
６でＣ−MOSアナログスイツチ５を開閉制御す
る場合のインターフエイスについてみる。Ｃ−
MOSゲートの出力はレベルのとき約0V、Ｈレベ
ルのとき約Vbとなる。一方Ｃ−MOSアナログス
イツチの入力判定レベルはＬレベルＨレベルとも
に約Vb／２である。従つてVbとして3V以上の電
圧を与えれば問題はなく、通常共通電源として用
いられる電圧5Vとすればインターフエイス上の
問題は発生しない。 Next, we will look at the interface when the C-MOS gate 6 controls the opening and closing of the C-MOS analog switch 5 in the configuration of the present invention. C-
The output of the MOS gate is about 0V when it is at level, and about Vb when it is at H level. On the other hand, the input determination level of the C-MOS analog switch is approximately V b /2 for both the L and H levels. Therefore, if a voltage of 3V or more is applied as Vb , there will be no problem, and if the voltage is 5V, which is normally used as a common power supply, no problem will occur on the interface.
〈効果〉
以上説明したように、本考案によれば、クラン
プ時の入力アナログ信号の正側又は負側電圧がＣ
−MOSアナログスイツチの電源電圧の正側又は
負側電圧を越えて高く又は低くなることがないの
で、ラツチアツプ現象が起こるおそれはなく、Ｃ
−MOSアナログスイツチを常に正常状態に保持
することが可能となる。<Effects> As explained above, according to the present invention, the positive side or negative side voltage of the input analog signal during clamping is
- Since the power supply voltage of the MOS analog switch does not go higher or lower than the positive or negative side voltage, there is no risk of latch-up phenomenon, and the C
-It is possible to always maintain the MOS analog switch in a normal state.
第１図は従来のＣ−MOSアナログスイツチの
一例を示す回路構成図、第２図は本考案の一実施
例を示す回路構成図である。
１，２……入力端子、１′，２′……出力端子、
３，４……バツフアアンプ、５……Ｃ−MOSア
ナログスイツチ、６……Ｃ−MOSゲート、D11，
D12……第１クランプダイオード手段、D21，D22
……第２クランプダイオード手段、D3……第３
クランプダイオード手段、D4……第４クランプ
ダイオード手段、Vb……第１電源、Vc，−Vc……
第２電源。
FIG. 1 is a circuit diagram showing an example of a conventional C-MOS analog switch, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. 1, 2...Input terminal, 1', 2'...Output terminal,
3, 4... Buffer amplifier, 5... C-MOS analog switch, 6... C-MOS gate, D 11 ,
D 12 ...first clamp diode means, D 21 , D 22
... second clamp diode means, D 3 ... third
Clamp diode means, D 4 ... Fourth clamp diode means, V b ... First power supply, V c , -V c ...
Second power supply.
Claims (1)
複数の入力アナログ信号を選択出力するＣ−
MOSアナログスイツチにおいて、 上記Ｃ−MOSゲートに給電する第１共通電源
と、 この第１共通電源の正側電圧よりは高い正側電
圧及びこの電源の負側電圧よりは低い負側電圧を
有する第２共通電源と、 上記入力アナログ信号側にアノードが接続され
上記第１共通電源の正側にカソードが接続された
第１クランプダイオードと、 上記入力アナログ信号側にカソードが接続され
上記第１共通電源の負側にアノードが接続された
第２クランプダイオードと、 上記第２共通電源の正側に抵抗を介してアノー
ドが接続され上記第１共通電源の正側にカソード
が接続された第３クランプダイオードと、 上記第２共通電源の負側に抵抗を介してカソー
ドが接続され上記第１共通電源の負側にアノード
が接続された第４クランプダイオードとを有し、 上記第３クランプダイオードのアノード電圧を
上記Ｃ−MOSアナログスイツチの正側電源電圧
として供給し、上記第４クランプダイオードのカ
ソード電圧を上記Ｃ−MOSアナログスイツチの
負側電源電圧として供給することを特徴とするＣ
−MOSアナログスイツチ。[Claims for Utility Model Registration] C- whose opening/closing is controlled by the output of a C-MOS gate and selects and outputs a plurality of input analog signals.
In the MOS analog switch, a first common power supply that supplies power to the C-MOS gate, and a second common power supply having a positive voltage higher than the positive voltage of the first common power supply and a negative voltage lower than the negative voltage of the power supply. a first clamp diode having an anode connected to the input analog signal side and a cathode connected to the positive side of the first common power source; and a first common power source having a cathode connected to the input analog signal side. a second clamp diode whose anode is connected to the negative side of the second common power supply; and a third clamp diode whose anode is connected to the positive side of the second common power supply via a resistor and whose cathode is connected to the positive side of the first common power supply. and a fourth clamp diode having a cathode connected to the negative side of the second common power source via a resistor and an anode connected to the negative side of the first common power source, and an anode voltage of the third clamp diode. is supplied as the positive side power supply voltage of the C-MOS analog switch, and the cathode voltage of the fourth clamp diode is supplied as the negative side power supply voltage of the C-MOS analog switch.
-MOS analog switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2787684U JPS60142529U (en) | 1984-02-28 | 1984-02-28 | C-MOS analog switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2787684U JPS60142529U (en) | 1984-02-28 | 1984-02-28 | C-MOS analog switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142529U JPS60142529U (en) | 1985-09-20 |
| JPH0438596Y2 true JPH0438596Y2 (en) | 1992-09-09 |
Family
ID=30525234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2787684U Granted JPS60142529U (en) | 1984-02-28 | 1984-02-28 | C-MOS analog switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142529U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4135648B2 (en) * | 2004-01-30 | 2008-08-20 | 株式会社デンソー | Switch circuit having clamp function and analog multiplexer |
-
1984
- 1984-02-28 JP JP2787684U patent/JPS60142529U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142529U (en) | 1985-09-20 |
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