JPH0438596Y2 - - Google Patents
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- JPH0438596Y2 JPH0438596Y2 JP2787684U JP2787684U JPH0438596Y2 JP H0438596 Y2 JPH0438596 Y2 JP H0438596Y2 JP 2787684 U JP2787684 U JP 2787684U JP 2787684 U JP2787684 U JP 2787684U JP H0438596 Y2 JPH0438596 Y2 JP H0438596Y2
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- Japan
- Prior art keywords
- power supply
- voltage
- common power
- mos
- analog switch
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- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〈考案の属する分野〉
本考案はＣ−MOSアナログスイツチの電源供
給と入力アナログ信号のクランプ回路に関する。
給と入力アナログ信号のクランプ回路に関する。
〈従来技術〉
第１図は、２個の入力アナログ信号を、Ｃ−
MOSゲートよりの制御信号で駆動されるＣ−
MOSアナログスイツチで開閉する場合の一般的
な回路構成例である。１，２は入力アナログ信号
e1，e2の入力端子、３，４はe1，e2を高インピー
ダンスで受ける利得１のバツフアアンプ、５はＣ
−MOSアナログスイツチで、入力アナログ信号
e1を開閉するスイツチ５１、入力アナログ信号e2
を開閉するスイツチ５２よりなり、開閉出力を
夫々出力端子１′及び２′に与える。６はスイツチ
５１，５２の開閉を制御する信号ec1，ec2を発生
するＣ−MOSゲートであり、ec1を発生するゲー
ト６１とec2を発生するゲート６２よりなる。
MOSゲートよりの制御信号で駆動されるＣ−
MOSアナログスイツチで開閉する場合の一般的
な回路構成例である。１，２は入力アナログ信号
e1，e2の入力端子、３，４はe1，e2を高インピー
ダンスで受ける利得１のバツフアアンプ、５はＣ
−MOSアナログスイツチで、入力アナログ信号
e1を開閉するスイツチ５１、入力アナログ信号e2
を開閉するスイツチ５２よりなり、開閉出力を
夫々出力端子１′及び２′に与える。６はスイツチ
５１，５２の開閉を制御する信号ec1，ec2を発生
するＣ−MOSゲートであり、ec1を発生するゲー
ト６１とec2を発生するゲート６２よりなる。
正、負の電源電圧Va，−Vaはバツフアアンプ
３，４の駆動電源で±10V〜±15Vの電圧を有す
る。Vbは単一極性電源でＣ−MOSアナログスイ
ツチ５及びＣ−MOSゲート６に給電され、通常
は5Vの電圧を有する。COMは回路の共通電位点
で５及び６の負側電源端子に接続されている。
３，４の駆動電源で±10V〜±15Vの電圧を有す
る。Vbは単一極性電源でＣ−MOSアナログスイ
ツチ５及びＣ−MOSゲート６に給電され、通常
は5Vの電圧を有する。COMは回路の共通電位点
で５及び６の負側電源端子に接続されている。
このような構成において、入力端子１，２への
過大入力があつた場合は、バツフアアンプ３，４
の出力e1，e2は±VaまでスイングしてＣ−MOS
アナログスイツチ５の電源電圧Vbを越えるため、
スイツチとしての動作が不能となる。これを防止
するため、バツフアアンプ３，４の出力の上限と
下限を制限するクランプ回路が必要であり、通常
はダイオードで実現される。
過大入力があつた場合は、バツフアアンプ３，４
の出力e1，e2は±VaまでスイングしてＣ−MOS
アナログスイツチ５の電源電圧Vbを越えるため、
スイツチとしての動作が不能となる。これを防止
するため、バツフアアンプ３，４の出力の上限と
下限を制限するクランプ回路が必要であり、通常
はダイオードで実現される。
ダイオードD11およびD12はアノードが夫々バ
ツフアアンプ３，４の出力端子に、カソードが共
通接続されて電源Vbに接続された上限クランプ
回路であり、e1，e2の最大値を（Vb＋0.7V）に
制限する。ダイオードD21およびD22はカソード
が夫々バツフアアンプ３，４の出力端子に、アノ
ードが共通接続されて回路の共通電位点COMに
接続された下限クランプ回路であり、e1，e2の最
小値を−0.7Vに制限する。
ツフアアンプ３，４の出力端子に、カソードが共
通接続されて電源Vbに接続された上限クランプ
回路であり、e1，e2の最大値を（Vb＋0.7V）に
制限する。ダイオードD21およびD22はカソード
が夫々バツフアアンプ３，４の出力端子に、アノ
ードが共通接続されて回路の共通電位点COMに
接続された下限クランプ回路であり、e1，e2の最
小値を−0.7Vに制限する。
このような構成において、例えばバツフアアン
プ３の出力e1が０〜Vbの範囲にあるとき、バツ
フアアンプ４の出力e2が０〜Vbの範囲を外れる
とe2はダイオードD12，D22によつて（Vb＋0.7V）
または−0.7Vにクランプされ、Ｃ−MOSアナロ
グスイツチ５は保護される。しかしながら、バツ
フアアンプ４の入力e2がより過大になると、バツ
フアアンプ４の出力e2のレベルが（Vb＋0.7V）
よりも大きくなつたり、−0.7Vよりも小さくなつ
てしまい、Ｃ−MOSアナログスイツチ５は最悪
時にはラツチアツプ状態になつてしまう。このよ
うにＣ−MOSアナログスイツチ５がラツチアツ
プ状態になると、バツフアアンプ３，４の出力
e1，e2相互が干渉を越し、Ｃ−MOSアナログス
イツチ５でバツフアアンプ３の出力e1を選択した
ときの出力レベルが変動してしまうという欠点が
ある。
プ３の出力e1が０〜Vbの範囲にあるとき、バツ
フアアンプ４の出力e2が０〜Vbの範囲を外れる
とe2はダイオードD12，D22によつて（Vb＋0.7V）
または−0.7Vにクランプされ、Ｃ−MOSアナロ
グスイツチ５は保護される。しかしながら、バツ
フアアンプ４の入力e2がより過大になると、バツ
フアアンプ４の出力e2のレベルが（Vb＋0.7V）
よりも大きくなつたり、−0.7Vよりも小さくなつ
てしまい、Ｃ−MOSアナログスイツチ５は最悪
時にはラツチアツプ状態になつてしまう。このよ
うにＣ−MOSアナログスイツチ５がラツチアツ
プ状態になると、バツフアアンプ３，４の出力
e1，e2相互が干渉を越し、Ｃ−MOSアナログス
イツチ５でバツフアアンプ３の出力e1を選択した
ときの出力レベルが変動してしまうという欠点が
ある。
このような干渉を起こさないバツフアアンプ
３，４の出力e1，e2の過大値は、（Vb＋0.3V）又
は−0.3V程度であるが、クランプ回路にダイオ
ードを用いる場合は0.7V以下にすることが困難
である。
３，４の出力e1，e2の過大値は、（Vb＋0.3V）又
は−0.3V程度であるが、クランプ回路にダイオ
ードを用いる場合は0.7V以下にすることが困難
である。
〈考案の目的〉
本考案はＣ−MOSアナログスイツチの電源電
圧の正側又は負側電圧を、クランプ電圧の正側又
は負側電圧とほぼ同一電位とすることにより、従
来構成の欠点を解消することを目的とする。
圧の正側又は負側電圧を、クランプ電圧の正側又
は負側電圧とほぼ同一電位とすることにより、従
来構成の欠点を解消することを目的とする。
〈考案の概要〉
Ｃ−MOSゲートの出力により開閉が制御され
複数の入力アナログ信号を選択出力するＣ−
MOSアナログスイツチにおいて、 上記Ｃ−MOSゲートに給電する第１共通電源
と、 この第１共通電源の正側電圧よりは高い正側電
圧及びこの電源の負側電圧よりは低い負側電圧を
有する第２共通電源と、 上記入力アナログ信号側にアノードが接続され
上記第１共通電源の正側にカソードが接続された
第１クランプダイオードと、 上記入力アナログ信号側にカソードが接続され
上記第１共通電源の負側にアノードが接続された
第２クランプダイオードと、 上記第２共通電源の正側に抵抗を介してアノー
ドが接続され上記第１共通電源の正側にカソード
が接続された第３クランプダイオードと、 上記第２共通電源の負側に抵抗を介してカソー
ドが接続され上記第１共通電源の負側にアノード
が接続された第４クランプダイオードとを有し、 上記第３クランプダイオードのアノード電圧を
上記Ｃ−MOSアナログスイツチの正側電源電圧
として供給し、上記第４クランプダイオードのカ
ソード電圧を上記Ｃ−MOSアナログスイツチの
負側電源電圧として供給する。
複数の入力アナログ信号を選択出力するＣ−
MOSアナログスイツチにおいて、 上記Ｃ−MOSゲートに給電する第１共通電源
と、 この第１共通電源の正側電圧よりは高い正側電
圧及びこの電源の負側電圧よりは低い負側電圧を
有する第２共通電源と、 上記入力アナログ信号側にアノードが接続され
上記第１共通電源の正側にカソードが接続された
第１クランプダイオードと、 上記入力アナログ信号側にカソードが接続され
上記第１共通電源の負側にアノードが接続された
第２クランプダイオードと、 上記第２共通電源の正側に抵抗を介してアノー
ドが接続され上記第１共通電源の正側にカソード
が接続された第３クランプダイオードと、 上記第２共通電源の負側に抵抗を介してカソー
ドが接続され上記第１共通電源の負側にアノード
が接続された第４クランプダイオードとを有し、 上記第３クランプダイオードのアノード電圧を
上記Ｃ−MOSアナログスイツチの正側電源電圧
として供給し、上記第４クランプダイオードのカ
ソード電圧を上記Ｃ−MOSアナログスイツチの
負側電源電圧として供給する。
〈実施例〉
以下第２図の実施例に基づいて本考案を説明す
る。第１図と同一構成要素には同一符号を付して
説明を省略する。ダイオードD11，D12は第１ク
ランプダイオードであり、第１図と同様にe1，e2
の上限値を（Vb＋0.7V）に制限する。ダイオー
ドD21，D22は第２クランプダイオードであり、
第１図と同様にe1，e2の下限値を−0.7Vに制限す
る。Vbはアナログスイツチ５が実装される装置
に設けられている第１の共通電源（以下、第１電
源という）であり、Ｃ−MOSゲート６の電源及
びクランプダイオードの電源としてダイオード
D11，D12のカソードに接続されている。Vc，−Vc
は正負のアナログスイツチ５が実装される装置に
設けられている第２の共通電源（以下、第２電源
という）であり、正側電圧Vcは第１電源の正側
電圧Vbよりは高く（例えば＋10V）、負側電圧−
Vcは第１電源の負側電圧ゼロよりは低く（例え
ば−10V）選定されている。D3は第３ダイオード
でカソードが第１電源Vbの正側に、アノードが
抵抗R1を介して第２電源の正側Vcに接続されて
いる。D4は第４ダイオードでアノードが共通電
位点COMに、カソードが抵抗を介して第２電源
の負側−Vcに接続されている。
る。第１図と同一構成要素には同一符号を付して
説明を省略する。ダイオードD11，D12は第１ク
ランプダイオードであり、第１図と同様にe1，e2
の上限値を（Vb＋0.7V）に制限する。ダイオー
ドD21，D22は第２クランプダイオードであり、
第１図と同様にe1，e2の下限値を−0.7Vに制限す
る。Vbはアナログスイツチ５が実装される装置
に設けられている第１の共通電源（以下、第１電
源という）であり、Ｃ−MOSゲート６の電源及
びクランプダイオードの電源としてダイオード
D11，D12のカソードに接続されている。Vc，−Vc
は正負のアナログスイツチ５が実装される装置に
設けられている第２の共通電源（以下、第２電源
という）であり、正側電圧Vcは第１電源の正側
電圧Vbよりは高く（例えば＋10V）、負側電圧−
Vcは第１電源の負側電圧ゼロよりは低く（例え
ば−10V）選定されている。D3は第３ダイオード
でカソードが第１電源Vbの正側に、アノードが
抵抗R1を介して第２電源の正側Vcに接続されて
いる。D4は第４ダイオードでアノードが共通電
位点COMに、カソードが抵抗を介して第２電源
の負側−Vcに接続されている。
抵抗R1とダイオードD3の接続点Ｐ点がＣ−
MOSアナログスイツチ５の正側電源端子へ、又
抵抗R2とダイオードD4の接続点ＱがＣ−MOSア
ナログスイツチ５の負側の電源端子に接続されて
いる。
MOSアナログスイツチ５の正側電源端子へ、又
抵抗R2とダイオードD4の接続点ＱがＣ−MOSア
ナログスイツチ５の負側の電源端子に接続されて
いる。
このような構成によれば、Vc＞Vbであるから
抵抗R1及びダイオードD3には矢印方向に電流i1が
流れる。従つてＰ点の電位Vpは（Vp＝Vb＋
0.7V）となる。又抵抗R2及びダイオードD4にも
矢印方向の電流i2が流れるので、Ｑ点の電位Vq
は、（Vq＝−0.7V）となる。
抵抗R1及びダイオードD3には矢印方向に電流i1が
流れる。従つてＰ点の電位Vpは（Vp＝Vb＋
0.7V）となる。又抵抗R2及びダイオードD4にも
矢印方向の電流i2が流れるので、Ｑ点の電位Vq
は、（Vq＝−0.7V）となる。
即ち従来構成に比較して、アナログスイツチ５
が実装される装置に設けられている第１第２の共
通電源と２個のダイオードと２個の抵抗を用いた
比較的簡単な構成で、Ｃ−MOSアナログスイツ
チ５は第１電源Vbの正側電圧より0.7V高く、負
側電圧より0.7V低い電圧で給電されることにな
る。従つて、入力アナログ信号がクランプされた
場合でも、クランプ電圧が電源電圧を越えて高く
なつたり又は低くなつたりすることが防止され、
従来構成で問題とされたクランプ現象が回避され
る。
が実装される装置に設けられている第１第２の共
通電源と２個のダイオードと２個の抵抗を用いた
比較的簡単な構成で、Ｃ−MOSアナログスイツ
チ５は第１電源Vbの正側電圧より0.7V高く、負
側電圧より0.7V低い電圧で給電されることにな
る。従つて、入力アナログ信号がクランプされた
場合でも、クランプ電圧が電源電圧を越えて高く
なつたり又は低くなつたりすることが防止され、
従来構成で問題とされたクランプ現象が回避され
る。
次に本考案の構成において、Ｃ−MOSゲート
６でＣ−MOSアナログスイツチ５を開閉制御す
る場合のインターフエイスについてみる。Ｃ−
MOSゲートの出力はレベルのとき約0V、Ｈレベ
ルのとき約Vbとなる。一方Ｃ−MOSアナログス
イツチの入力判定レベルはＬレベルＨレベルとも
に約Vb／２である。従つてVbとして3V以上の電
圧を与えれば問題はなく、通常共通電源として用
いられる電圧5Vとすればインターフエイス上の
問題は発生しない。
６でＣ−MOSアナログスイツチ５を開閉制御す
る場合のインターフエイスについてみる。Ｃ−
MOSゲートの出力はレベルのとき約0V、Ｈレベ
ルのとき約Vbとなる。一方Ｃ−MOSアナログス
イツチの入力判定レベルはＬレベルＨレベルとも
に約Vb／２である。従つてVbとして3V以上の電
圧を与えれば問題はなく、通常共通電源として用
いられる電圧5Vとすればインターフエイス上の
問題は発生しない。
〈効果〉
以上説明したように、本考案によれば、クラン
プ時の入力アナログ信号の正側又は負側電圧がＣ
−MOSアナログスイツチの電源電圧の正側又は
負側電圧を越えて高く又は低くなることがないの
で、ラツチアツプ現象が起こるおそれはなく、Ｃ
−MOSアナログスイツチを常に正常状態に保持
することが可能となる。
プ時の入力アナログ信号の正側又は負側電圧がＣ
−MOSアナログスイツチの電源電圧の正側又は
負側電圧を越えて高く又は低くなることがないの
で、ラツチアツプ現象が起こるおそれはなく、Ｃ
−MOSアナログスイツチを常に正常状態に保持
することが可能となる。
第１図は従来のＣ−MOSアナログスイツチの
一例を示す回路構成図、第２図は本考案の一実施
例を示す回路構成図である。 １，２……入力端子、１′，２′……出力端子、
３，４……バツフアアンプ、５……Ｃ−MOSア
ナログスイツチ、６……Ｃ−MOSゲート、D11，
D12……第１クランプダイオード手段、D21，D22
……第２クランプダイオード手段、D3……第３
クランプダイオード手段、D4……第４クランプ
ダイオード手段、Vb……第１電源、Vc，−Vc……
第２電源。
一例を示す回路構成図、第２図は本考案の一実施
例を示す回路構成図である。 １，２……入力端子、１′，２′……出力端子、
３，４……バツフアアンプ、５……Ｃ−MOSア
ナログスイツチ、６……Ｃ−MOSゲート、D11，
D12……第１クランプダイオード手段、D21，D22
……第２クランプダイオード手段、D3……第３
クランプダイオード手段、D4……第４クランプ
ダイオード手段、Vb……第１電源、Vc，−Vc……
第２電源。
Claims (1)
- 【実用新案登録請求の範囲】 Ｃ−MOSゲートの出力により開閉が制御され
複数の入力アナログ信号を選択出力するＣ−
MOSアナログスイツチにおいて、 上記Ｃ−MOSゲートに給電する第１共通電源
と、 この第１共通電源の正側電圧よりは高い正側電
圧及びこの電源の負側電圧よりは低い負側電圧を
有する第２共通電源と、 上記入力アナログ信号側にアノードが接続され
上記第１共通電源の正側にカソードが接続された
第１クランプダイオードと、 上記入力アナログ信号側にカソードが接続され
上記第１共通電源の負側にアノードが接続された
第２クランプダイオードと、 上記第２共通電源の正側に抵抗を介してアノー
ドが接続され上記第１共通電源の正側にカソード
が接続された第３クランプダイオードと、 上記第２共通電源の負側に抵抗を介してカソー
ドが接続され上記第１共通電源の負側にアノード
が接続された第４クランプダイオードとを有し、 上記第３クランプダイオードのアノード電圧を
上記Ｃ−MOSアナログスイツチの正側電源電圧
として供給し、上記第４クランプダイオードのカ
ソード電圧を上記Ｃ−MOSアナログスイツチの
負側電源電圧として供給することを特徴とするＣ
−MOSアナログスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2787684U JPS60142529U (ja) | 1984-02-28 | 1984-02-28 | Ｃ−ｍｏｓアナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2787684U JPS60142529U (ja) | 1984-02-28 | 1984-02-28 | Ｃ−ｍｏｓアナログスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142529U JPS60142529U (ja) | 1985-09-20 |
| JPH0438596Y2 true JPH0438596Y2 (ja) | 1992-09-09 |
Family
ID=30525234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2787684U Granted JPS60142529U (ja) | 1984-02-28 | 1984-02-28 | Ｃ−ｍｏｓアナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142529U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4135648B2 (ja) * | 2004-01-30 | 2008-08-20 | 株式会社デンソー | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
-
1984
- 1984-02-28 JP JP2787684U patent/JPS60142529U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142529U (ja) | 1985-09-20 |
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