JPH0438698A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0438698A JPH0438698A JP2143089A JP14308990A JPH0438698A JP H0438698 A JPH0438698 A JP H0438698A JP 2143089 A JP2143089 A JP 2143089A JP 14308990 A JP14308990 A JP 14308990A JP H0438698 A JPH0438698 A JP H0438698A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、スタティックＲ
ＡＭに適用して好適なものである。
ＡＭに適用して好適なものである。
〔発明の概要］
本発明は、複数のメモリセルから成る複数のメモリセル
ブロックを有する半導体メモリにおいて、複数のメモリ
セルブロックと電源との間に所定の制御信号により制御
されるスイッチ手段をそれぞれ設け、スイッチ手段によ
りメモリセルブロックへの電源の供給をオン／オフする
ようにすることによって、半導体メモリの待機時消費電
力の低減を図ることができるようにしたものである。
ブロックを有する半導体メモリにおいて、複数のメモリ
セルブロックと電源との間に所定の制御信号により制御
されるスイッチ手段をそれぞれ設け、スイッチ手段によ
りメモリセルブロックへの電源の供給をオン／オフする
ようにすることによって、半導体メモリの待機時消費電
力の低減を図ることができるようにしたものである。
〔従来の技術］
スタティックＲＡＭは、比較的低消費電力であリ、バッ
テリー電源での使用が可能であるため、メモリカードな
どへの使用に注目が集められている。
テリー電源での使用が可能であるため、メモリカードな
どへの使用に注目が集められている。
ところで、スタティックＲＡＭの消費電力の大半を占め
る動作時消費電力を低減する技術としては、従来より、
ワード線パルス駆動方式、可変インピーダンス・ヒツト
線負荷方式、メモリセルアレイの分割、センスアンプの
パルス駆動などが知られている。そして、これらの技術
により、動作時消費電力はかなり低く抑えられている。
る動作時消費電力を低減する技術としては、従来より、
ワード線パルス駆動方式、可変インピーダンス・ヒツト
線負荷方式、メモリセルアレイの分割、センスアンプの
パルス駆動などが知られている。そして、これらの技術
により、動作時消費電力はかなり低く抑えられている。
〔発明が解決しようとする課Ｂ］
しかし、スタティックＲＡＭが１Ｍヒツト、４Ｍビット
、１６Ｍビットと大容量化するのに伴い、待機時消費電
力も無視することができなくなってくる。従来、この待
機時消費電力の低減に関しては、例えば高抵抗負荷型メ
モリセルを用いたスタティックＲＡＭでは負荷としての
多結晶シリコン抵抗の抵抗値を大きくしたり、または特
開昭６２１０２４９８号公報で提案されているように待
機時に電源電圧を低くしたりする技術かある。しかし、
これらの技術は、いずれもデータ保持特性の点で有利な
方法とは言えなかった。
、１６Ｍビットと大容量化するのに伴い、待機時消費電
力も無視することができなくなってくる。従来、この待
機時消費電力の低減に関しては、例えば高抵抗負荷型メ
モリセルを用いたスタティックＲＡＭでは負荷としての
多結晶シリコン抵抗の抵抗値を大きくしたり、または特
開昭６２１０２４９８号公報で提案されているように待
機時に電源電圧を低くしたりする技術かある。しかし、
これらの技術は、いずれもデータ保持特性の点で有利な
方法とは言えなかった。
本発明の目的は、待機時消費電力の低減を図ることがで
きる半導体メモリを提供することにある。
きる半導体メモリを提供することにある。
［課題を解決するための手段］
例えばスタティックＲＡＭにおいては、容量が１Ｍビッ
ト、４Ｍビット、１６Ｍヒツトと大きくなっても、メモ
リセルブロックの全てのメモリセルに情報が書き込まれ
ることはまれである。また、メモリカードなどでは、情
報容量を検出してあとどれだけの情報を書き込むことが
できるかをユーザーに知らせる機能が設けられているも
のがある。
ト、４Ｍビット、１６Ｍヒツトと大きくなっても、メモ
リセルブロックの全てのメモリセルに情報が書き込まれ
ることはまれである。また、メモリカードなどでは、情
報容量を検出してあとどれだけの情報を書き込むことが
できるかをユーザーに知らせる機能が設けられているも
のがある。
本発明は、これらの点に着目して案出されたものである
。
。
すなわち、上記目的を達成するために、本発明は、複数
のメモリセルから成る複数のメモリセルブロック（ＢＬ
ＫＯ−ＢＬＫＫ）を有する半導体メモリにおいて、複数
のメモリセルブロック（ＢＬＫＯ−ＢＬＫＫ）と電源（
ＶＣＣ）との間に所定の制御信号（ＣＥＩ２）により制
御されるスイ・ノチ手段（ＳＷ）をそれぞれ設け、スイ
ッチ手段（ＳＷ）によりメモリセルブロック（Ｂ Ｌ
Ｋ Ｏ〜ＢＬＫＫ）への電源（ＶＣＣ）の供給をオン／
オフするようにしている。
のメモリセルから成る複数のメモリセルブロック（ＢＬ
ＫＯ−ＢＬＫＫ）を有する半導体メモリにおいて、複数
のメモリセルブロック（ＢＬＫＯ−ＢＬＫＫ）と電源（
ＶＣＣ）との間に所定の制御信号（ＣＥＩ２）により制
御されるスイ・ノチ手段（ＳＷ）をそれぞれ設け、スイ
ッチ手段（ＳＷ）によりメモリセルブロック（Ｂ Ｌ
Ｋ Ｏ〜ＢＬＫＫ）への電源（ＶＣＣ）の供給をオン／
オフするようにしている。
上述のように構成された本発明の半導体メモリによれば
、複数のメモリセルブロック（ＢＬＫＯ〜ＢＬＫＫ）の
情報容量を検出することにより、情報が書き込まれてい
ないメモリセルブロックを検出し、この情報が書き込ま
れていないメモリセルブロックへの電源（ＶＣＣ）の供
給をスイッチ手段（ＳＷ）によりオフすることができる
。このため、その分だけ半導体メモリの待機時消費電力
の低減を図ることができる。
、複数のメモリセルブロック（ＢＬＫＯ〜ＢＬＫＫ）の
情報容量を検出することにより、情報が書き込まれてい
ないメモリセルブロックを検出し、この情報が書き込ま
れていないメモリセルブロックへの電源（ＶＣＣ）の供
給をスイッチ手段（ＳＷ）によりオフすることができる
。このため、その分だけ半導体メモリの待機時消費電力
の低減を図ることができる。
以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれも本発明をスタティック
ＲＡＭに適用した実施例である。
する。以下の実施例は、いずれも本発明をスタティック
ＲＡＭに適用した実施例である。
なお、実施例の全図において、同一の部分には同一の符
号を付ける。
号を付ける。
第１図は本発明の原理図を示す。
第１図において、ＢＬＫＯ〜ＢＬＫＫはメモリセルブロ
ックを示し、これらのメモリセルブロックＢＬＫＯ〜Ｂ
ＬＫＫによりメモリセルアレイが構成されている。これ
らのメモリセルブロックＢＬＫＯ−ＢＬＫＫは、いずれ
も複数のメモリセルにより構成されている。各メモリセ
ルブロックＢＬＫＯ〜ＢＬＫＫと電源Ｖ。、との間には
、スイッチＳＷがそれぞれ設けられている。そして、こ
のスイッチＳＷにより、各メモリセルブロックＢＬＫＯ
〜ＢＬＫＫへの電源■。Ｃの供給をオン／オフすること
ができるようになっている。
ックを示し、これらのメモリセルブロックＢＬＫＯ〜Ｂ
ＬＫＫによりメモリセルアレイが構成されている。これ
らのメモリセルブロックＢＬＫＯ−ＢＬＫＫは、いずれ
も複数のメモリセルにより構成されている。各メモリセ
ルブロックＢＬＫＯ〜ＢＬＫＫと電源Ｖ。、との間には
、スイッチＳＷがそれぞれ設けられている。そして、こ
のスイッチＳＷにより、各メモリセルブロックＢＬＫＯ
〜ＢＬＫＫへの電源■。Ｃの供給をオン／オフすること
ができるようになっている。
メモリセルとしては、例えば高抵抗負荷型メモリセルを
用いることができる。第２図に示すように、この高抵抗
負荷型メモリセルは、一対のドライバトランジスタＱ、
、Ｑ、’と一対の抵抗ＲＲ′と一対のアクセストランジ
スタＱ２．Ｑ２とにより構成されている。ＢＬ、ＢＬは
ビット線、ＷＬはワード線を示す。また、Ｑ３．Ｑ３
′は選択トランジスタを示す。φ１はこれらの選択トラ
ンジスタＱ３．Ｑ、 ′の制御信号である。
用いることができる。第２図に示すように、この高抵抗
負荷型メモリセルは、一対のドライバトランジスタＱ、
、Ｑ、’と一対の抵抗ＲＲ′と一対のアクセストランジ
スタＱ２．Ｑ２とにより構成されている。ＢＬ、ＢＬは
ビット線、ＷＬはワード線を示す。また、Ｑ３．Ｑ３
′は選択トランジスタを示す。φ１はこれらの選択トラ
ンジスタＱ３．Ｑ、 ′の制御信号である。
上述のスイッチＳＷは、信号ＣＥ、□により制御される
。この信号ＣＥ、。は、例えばチップイネーブル信号Ｃ
Ｅ、、ＣＥ２から形成することができる。すなわち、第
３図に示すように、例えば２人力ＡＮＤゲートにＣＥ、
、ＣＥ２を入力し、その出力をＣＥ、□とする。この場
合の真理値表を第４図に示す。この場合には、スタティ
ックＲＡＭが待機状態か動作状態かの判断は従来と同様
にＣＥ。
。この信号ＣＥ、。は、例えばチップイネーブル信号Ｃ
Ｅ、、ＣＥ２から形成することができる。すなわち、第
３図に示すように、例えば２人力ＡＮＤゲートにＣＥ、
、ＣＥ２を入力し、その出力をＣＥ、□とする。この場
合の真理値表を第４図に示す。この場合には、スタティ
ックＲＡＭが待機状態か動作状態かの判断は従来と同様
にＣＥ。
で行われる。そして、ＣＥ、がＨ（待機状態）である場
合にＣＥ２がＨとなったときにσｇ−ン；がＨとなり、
スイッチＳＷがオフ状態となる。なお、この例ではＣＥ
、□は２値レヘルであるが、３値レヘルにしてもよい。
合にＣＥ２がＨとなったときにσｇ−ン；がＨとなり、
スイッチＳＷがオフ状態となる。なお、この例ではＣＥ
、□は２値レヘルであるが、３値レヘルにしてもよい。
以上のように、情報が書き込まれていないメモリセルブ
ロックに接続されたスイッチＳＷをオフすることにより
、この情報が書き込まれていないメモリセルブロックへ
の電源ＶＣＣの供給をオフすることができる。
ロックに接続されたスイッチＳＷをオフすることにより
、この情報が書き込まれていないメモリセルブロックへ
の電源ＶＣＣの供給をオフすることができる。
第５図は本発明の第１実施例を示す。
第５図において、符号１はメモリ装置を示す。
このメモリ装置１は、メモリ本体（スタティックＲＡＭ
チップ）２と情報容量検出手段３とスイッチ制御手段４
とにより構成されている。
チップ）２と情報容量検出手段３とスイッチ制御手段４
とにより構成されている。
この第１実施例においては、メモリ本体２は、４個のメ
モリセルブロックＢＬＫＯ−ＢＬＫ３を有する。そして
、これらのメモリセルブロックＢＬＫＯ−ＢＬＫ３と電
源ＶＣＣとの間にスイッチＳＷがそれぞれ設けられてい
る。符号５．６はデコーダを示す。
モリセルブロックＢＬＫＯ−ＢＬＫ３を有する。そして
、これらのメモリセルブロックＢＬＫＯ−ＢＬＫ３と電
源ＶＣＣとの間にスイッチＳＷがそれぞれ設けられてい
る。符号５．６はデコーダを示す。
この第１実施例においては、各メモリセルブロックＢＬ
ＫＯ−ＢＬＫ３の情報容量が情報容量検出手段３により
検出され、この検出結果に応じた信号がスイッチ制御手
段４に供給される。そして、このスイッチ制御手段４か
ら、この検出結果に応じたＣＥ２がメモリ本体２に供給
される。一方、このメモリ本体２には、このＣＥ２とは
別にＣＥ。
ＫＯ−ＢＬＫ３の情報容量が情報容量検出手段３により
検出され、この検出結果に応じた信号がスイッチ制御手
段４に供給される。そして、このスイッチ制御手段４か
ら、この検出結果に応じたＣＥ２がメモリ本体２に供給
される。一方、このメモリ本体２には、このＣＥ２とは
別にＣＥ。
が供給される。そして、これらのＣＥ、、ＣＥ２から形
成されたＣＥ、□を制御信号としてスイッチＳＷが制御
される。なお、各メモリセルブロックＢＬＫＯ〜ＢＬＫ
３の情報容量を検出する際には、各メモリセルブロック
ＢＬＫＯ−ＢＬＫ３につけられる所定のインチ・ノクス
を用いることができる。
成されたＣＥ、□を制御信号としてスイッチＳＷが制御
される。なお、各メモリセルブロックＢＬＫＯ〜ＢＬＫ
３の情報容量を検出する際には、各メモリセルブロック
ＢＬＫＯ−ＢＬＫ３につけられる所定のインチ・ノクス
を用いることができる。
この第１実施例によれば、メモリセルブロックＢＬＫＯ
〜ＢＬＫ３のうち、情報が書き込まれていない、すなわ
ち使用されていないメモリセルブロックへの電源Ｖ （
（の供給をス仁ンチｓｗによりオフすることができるの
で、その分だけ待機時消費電力の低減を図ることができ
る。
〜ＢＬＫ３のうち、情報が書き込まれていない、すなわ
ち使用されていないメモリセルブロックへの電源Ｖ （
（の供給をス仁ンチｓｗによりオフすることができるの
で、その分だけ待機時消費電力の低減を図ることができ
る。
第６図は本発明の第２実施例を示す。
第６図に示すように、この第２実施例においては、情報
容量検出手段３とスイッチ制御手段４とはメモリ本体２
に設けられている。ＧはＡＮＤゲートを示す。そして、
ＣＥ、とスイッチ制御手段４からのＣＥ２とをこのＡＮ
ＤゲートＧに大刀し、その出力ＣＥ、□をスイッチｓｗ
の制御信号とじて用いる。
容量検出手段３とスイッチ制御手段４とはメモリ本体２
に設けられている。ＧはＡＮＤゲートを示す。そして、
ＣＥ、とスイッチ制御手段４からのＣＥ２とをこのＡＮ
ＤゲートＧに大刀し、その出力ＣＥ、□をスイッチｓｗ
の制御信号とじて用いる。
この第２実施例によれば、第１実施例と同様に、情報容
量検出手段３により情報が書き込まれていないことが検
出されたメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができるので、その分
だけ待機時消費電力の低減を図ることができる。さらに
、情報容量検出手段３とスイッチ制御手段４とをメモリ
本体２に設けているので、メモリ装置の小型化を図るこ
ともできる。
量検出手段３により情報が書き込まれていないことが検
出されたメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができるので、その分
だけ待機時消費電力の低減を図ることができる。さらに
、情報容量検出手段３とスイッチ制御手段４とをメモリ
本体２に設けているので、メモリ装置の小型化を図るこ
ともできる。
第７図は本発明の第３実施例を示す。
第７図に示すように、この第３実施例においては、第１
実施例と同様な構成のメモリ本体２と情報容量検出手段
３とスイッチ制御手段４とに加えて、情報置換用メモリ
７と置換制御手段８とが設けられている。
実施例と同様な構成のメモリ本体２と情報容量検出手段
３とスイッチ制御手段４とに加えて、情報置換用メモリ
７と置換制御手段８とが設けられている。
この第３実施例においては、メモリ本体２のメモリ大ル
ブロックＢＬＫＯ−ＢＬＫ３のうち、情報が書き込まれ
ていないメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができることは第１実
施例及び第２実施例と同様であるが、情報置換用メモリ
６を用いることにより、メモリセルフロ・ツクＢＬＫＯ
−ＢＬＫ３の情報の総量に対して最も多くのメモリセル
ブロックへの電源Ｖ。０の供給をオフすることができる
ようになっている。すなわち、この第３実施例において
は、情報容量検出手段３により、メモリ本体２のメモリ
セルブロックＢＬＫＯ〜ＢＬＫ３のうちから情報容量に
余裕のあるものを検出する。今、メモリセルブロックＢ
ＬＫＩ、ＢＬＫ２．ＢＬＫ３の情報容量に余裕があり、
例えばメモリセルブロックＢＬＫＩ、ＢＬＫ２全体の情
報をメモリセルブロックＢＬＫ３に移しても容量オーバ
ーとならない場合を考える。この場合、例えばまずメモ
リセルブロックＢＬＫＩの情報を置換制御手段７の制御
のもとて情報置換用メモリ６に移す。次に、この情報置
換用メモリ６に移された情報をメモリセルブロックＢＬ
Ｋ３に移す。次に、同様にして、メモリセルブロックＢ
ＬＫ２の情報をメモリセルブロックＢＬＫ３に移す。こ
れによって、メモリセルブロックＢＬＫＩ、ＢＬＫ２の
情報はメモリセルブロックＢＬＫ３にまとめられ、メモ
リセルブロックＢＬＫＩ、ＢＬＫ２は情報が書き込まれ
ていない状態となる。従って、これらの情報が書き込ま
れていないメモリセルブロックＢ Ｌ Ｋ ＩＢＬＫ２
への電源ＶＣＣの供給をスイッチＳＷによりオフするこ
とができることになる。
ブロックＢＬＫＯ−ＢＬＫ３のうち、情報が書き込まれ
ていないメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができることは第１実
施例及び第２実施例と同様であるが、情報置換用メモリ
６を用いることにより、メモリセルフロ・ツクＢＬＫＯ
−ＢＬＫ３の情報の総量に対して最も多くのメモリセル
ブロックへの電源Ｖ。０の供給をオフすることができる
ようになっている。すなわち、この第３実施例において
は、情報容量検出手段３により、メモリ本体２のメモリ
セルブロックＢＬＫＯ〜ＢＬＫ３のうちから情報容量に
余裕のあるものを検出する。今、メモリセルブロックＢ
ＬＫＩ、ＢＬＫ２．ＢＬＫ３の情報容量に余裕があり、
例えばメモリセルブロックＢＬＫＩ、ＢＬＫ２全体の情
報をメモリセルブロックＢＬＫ３に移しても容量オーバ
ーとならない場合を考える。この場合、例えばまずメモ
リセルブロックＢＬＫＩの情報を置換制御手段７の制御
のもとて情報置換用メモリ６に移す。次に、この情報置
換用メモリ６に移された情報をメモリセルブロックＢＬ
Ｋ３に移す。次に、同様にして、メモリセルブロックＢ
ＬＫ２の情報をメモリセルブロックＢＬＫ３に移す。こ
れによって、メモリセルブロックＢＬＫＩ、ＢＬＫ２の
情報はメモリセルブロックＢＬＫ３にまとめられ、メモ
リセルブロックＢＬＫＩ、ＢＬＫ２は情報が書き込まれ
ていない状態となる。従って、これらの情報が書き込ま
れていないメモリセルブロックＢ Ｌ Ｋ ＩＢＬＫ２
への電源ＶＣＣの供給をスイッチＳＷによりオフするこ
とができることになる。
この第３実施例によれば、メモリセルブロックＢＬＫＯ
〜ＢＬＫ３の情報の総量に対して、電源■ｏｃの供給を
オフすることができるメモリセルブロックの数を最も多
くすることができる。このため、待機時消費電力のより
一層の低減を図ることができる。
〜ＢＬＫ３の情報の総量に対して、電源■ｏｃの供給を
オフすることができるメモリセルブロックの数を最も多
くすることができる。このため、待機時消費電力のより
一層の低減を図ることができる。
なお、上述の第１実施例〜第３実施例においては、電源
は動作時、待機時ともＶ ｃｃに固定されていたが、例
えば、動作時には電源電圧としてｖｃｃ（例えば、５Ｖ
）を用い、情報を有する場合における待機時には電源電
圧としてＶ （（よりも低いＶｃｃ′ （例えば、３．
５Ｖ）を用い、情報がない場合における待機時には電源
電圧をＯｌすなわち電源をオフするようにすれば、待機
時消費電力をさらに低減することができる。
は動作時、待機時ともＶ ｃｃに固定されていたが、例
えば、動作時には電源電圧としてｖｃｃ（例えば、５Ｖ
）を用い、情報を有する場合における待機時には電源電
圧としてＶ （（よりも低いＶｃｃ′ （例えば、３．
５Ｖ）を用い、情報がない場合における待機時には電源
電圧をＯｌすなわち電源をオフするようにすれば、待機
時消費電力をさらに低減することができる。
すなわち、との場合には、第８図に示すように、例えば
各メモリセルブロックＢＬＫＯ−ＢＬＫ３を、スイッチ
ＳＷを介して２系統の電源■。ＣＶ ｃｃ ′（＜ Ｖ
ｃｃ）にそれぞれ接続する。そして、スイッチＳＷに
供給されるＣＥ、、ＣＥ、□によりこのスイッチＳＷを
制御し、各メモリセルブロックＢＬＫＯ−ＢＵＫ３に供
給する電源を■。０または■ｃｏ′とする。
各メモリセルブロックＢＬＫＯ−ＢＬＫ３を、スイッチ
ＳＷを介して２系統の電源■。ＣＶ ｃｃ ′（＜ Ｖ
ｃｃ）にそれぞれ接続する。そして、スイッチＳＷに
供給されるＣＥ、、ＣＥ、□によりこのスイッチＳＷを
制御し、各メモリセルブロックＢＬＫＯ−ＢＵＫ３に供
給する電源を■。０または■ｃｏ′とする。
第９図はこの場合に用いられるスイッチＳＷの回路構成
例を示す。第９図において、Ｔ、、Ｉ２゜Ｉ３はｐチャ
ネルＭＯ３ＦＥＴＸＴ４はｎチャネルＭＯ３ＦＥＴ、Ｉ
Ｉ 、Ｉ２はインバータを示す。
例を示す。第９図において、Ｔ、、Ｉ２゜Ｉ３はｐチャ
ネルＭＯ３ＦＥＴＸＴ４はｎチャネルＭＯ３ＦＥＴ、Ｉ
Ｉ 、Ｉ２はインバータを示す。
この場合、ＣＥ、がｐチャネルＭＯ３ＦＥＴＴ＋のゲー
トに供給され、ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ
２のゲートにはＣＥ、の反転信号が供給される。また、
ｐチャネルＭＯ３ＦＥＴＴ３及びｎチャネルＭＯ３ＦＥ
ＴＴ４ のケートには、ＣＥ、□をインバータＩ２によ
り反転した反転信号が供給される。
トに供給され、ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ
２のゲートにはＣＥ、の反転信号が供給される。また、
ｐチャネルＭＯ３ＦＥＴＴ３及びｎチャネルＭＯ３ＦＥ
ＴＴ４ のケートには、ＣＥ、□をインバータＩ２によ
り反転した反転信号が供給される。
第１０図に示すように、ＣＥ、及びＣＥ、□かいずれも
Ｌのときには、ｐチャネルＭＯ３ＦＥＴＴはオン、ｐチ
ャネルＭＯ３ＦＥＴＴ２はオフ、ＰチャネルＭＯ３ＦＥ
ＴＴ３はオフ、ｎチャネルＭＯ３ＦＥＴＴ、はオンとな
り、この場合のスイッチＳＷの出力はＶ。Ｃとなる。こ
れが動作時に用いられる電源である。さらに、ＣＥ、が
Ｈ，ＣＥ、□がＬのときには、ｐチャネルＭＯ３ＦＥＴ
Ｔ、はオフ、ｐチャネルＭＯ３ＦＥＴＴ門はオン、ｐチ
ャネルＭＯ３ＦＥＴＴ３はオフ、ｎチャネルＭＯ３ＦＥ
ＴＴ４はオンとなり、この場合のスイッチＳＷの出力は
ＶＣＣ’となる。これが情報を有する場合における待機
時に用いられる電源である。また、ＣＥ、及びＣＥ、２
がいずれもＨのときには、ｐチャネルＭＯ３ＦＥＴＴ、
はオフ、ｐチャネルＭＯ３ＦＥＴＴ２はオン、ｐチャネ
ルＭＯ３ＦＥＴＴ３はオン、ｎチャネルＭＯ３ＦＥＴＴ
４はオフとなり、この場合のスイッチＳＷの出力は０と
なる。これがオフ時に対応する。
Ｌのときには、ｐチャネルＭＯ３ＦＥＴＴはオン、ｐチ
ャネルＭＯ３ＦＥＴＴ２はオフ、ＰチャネルＭＯ３ＦＥ
ＴＴ３はオフ、ｎチャネルＭＯ３ＦＥＴＴ、はオンとな
り、この場合のスイッチＳＷの出力はＶ。Ｃとなる。こ
れが動作時に用いられる電源である。さらに、ＣＥ、が
Ｈ，ＣＥ、□がＬのときには、ｐチャネルＭＯ３ＦＥＴ
Ｔ、はオフ、ｐチャネルＭＯ３ＦＥＴＴ門はオン、ｐチ
ャネルＭＯ３ＦＥＴＴ３はオフ、ｎチャネルＭＯ３ＦＥ
ＴＴ４はオンとなり、この場合のスイッチＳＷの出力は
ＶＣＣ’となる。これが情報を有する場合における待機
時に用いられる電源である。また、ＣＥ、及びＣＥ、２
がいずれもＨのときには、ｐチャネルＭＯ３ＦＥＴＴ、
はオフ、ｐチャネルＭＯ３ＦＥＴＴ２はオン、ｐチャネ
ルＭＯ３ＦＥＴＴ３はオン、ｎチャネルＭＯ３ＦＥＴＴ
４はオフとなり、この場合のスイッチＳＷの出力は０と
なる。これがオフ時に対応する。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
本発明は、以上説明したように構成されているので、待
機時に、情報が書き込まれていないメモリセルブロック
への電源の供給をオフすることができ、これによって待
機時消費電力の低減を図ることができる。
機時に、情報が書き込まれていないメモリセルブロック
への電源の供給をオフすることができ、これによって待
機時消費電力の低減を図ることができる。
第１図は本発明の詳細な説明するためのブロック図、第
２図はメモリセルの構成図、第３図はスイッチの制御信
号の形成方法の説明図、第４図は真理値表、第５図は本
発明の第１実施例を示すブロック図、第６図は本発明の
第２実施例を示すブロック図、第７図は本発明の第３実
施例を示すブロック図、第８図は本発明の変形例を示す
ブロック図、第９図は本発明の変形例において用いられ
るスイッチの回路構成例を示す回路図、第１０図は本発
明の変形例において用いられるスイ動作の説明図である
。 ツチの 図面における主要な符号の説明 １：メモリ装置、 ２：メモリ本体、 ３：情報容量検
出手段、 ４：スイッチ制御手段、ＳＷ：スイッチ、
ＢＬＫＯ〜ＢＬＫＫ：メモリセルブロック。 代理人 弁理士 杉 浦 正
２図はメモリセルの構成図、第３図はスイッチの制御信
号の形成方法の説明図、第４図は真理値表、第５図は本
発明の第１実施例を示すブロック図、第６図は本発明の
第２実施例を示すブロック図、第７図は本発明の第３実
施例を示すブロック図、第８図は本発明の変形例を示す
ブロック図、第９図は本発明の変形例において用いられ
るスイッチの回路構成例を示す回路図、第１０図は本発
明の変形例において用いられるスイ動作の説明図である
。 ツチの 図面における主要な符号の説明 １：メモリ装置、 ２：メモリ本体、 ３：情報容量検
出手段、 ４：スイッチ制御手段、ＳＷ：スイッチ、
ＢＬＫＯ〜ＢＬＫＫ：メモリセルブロック。 代理人 弁理士 杉 浦 正
Claims (4)
- （１）複数のメモリセルから成る複数のメモリセルブロ
ックを有する半導体メモリにおいて、 上記複数のメモリセルブロックと電源との間に所定の制
御信号により制御されるスイッチ手段をそれぞれ設け、 上記スイッチ手段により上記メモリセルブロックへの電
源の供給をオン／オフするようにしたことを特徴とする
半導体メモリ。 - （２）上記制御信号は上記複数のメモリセルアレイの情
報容量検出手段の検出結果に応じて出力されることを特
徴とする請求項１記載の半導体メモリ。 - （３）上記複数のメモリセルアレイの情報を置換するた
めの情報置換用メモリを有することを特徴とする請求項
１記載の半導体メモリ。 - （４）待機時に、選択された上記メモリセルブロックに
上記電源よりも低電圧の電源を供給し、または選択され
た上記メモリセルブロックへの電源の供給をオフするよ
うにしたことを特徴とする請求項１記載の半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR100504969B1 (ko) * | 1997-04-07 | 2005-10-24 | 프리스케일 세미컨덕터, 인크. | 메모리용대기제어부를가진집적회로 |
| JP2013200938A (ja) * | 2009-09-14 | 2013-10-03 | Renesas Electronics Corp | 半導体集積回路 |
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-
1990
- 1990-05-31 JP JP14308990A patent/JP3159314B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| KR100504969B1 (ko) * | 1997-04-07 | 2005-10-24 | 프리스케일 세미컨덕터, 인크. | 메모리용대기제어부를가진집적회로 |
| JP2013200938A (ja) * | 2009-09-14 | 2013-10-03 | Renesas Electronics Corp | 半導体集積回路 |
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