JPH0438836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0438836A JPH0438836A JP2145665A JP14566590A JPH0438836A JP H0438836 A JPH0438836 A JP H0438836A JP 2145665 A JP2145665 A JP 2145665A JP 14566590 A JP14566590 A JP 14566590A JP H0438836 A JPH0438836 A JP H0438836A
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- cap layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
ゲート電極周りの寄生容量及びソース抵抗の低減とによ
る素子の高速動作と、リセスエッチングにより除去され
る割合に再現性を持たせることを目的として、 半導体装置の製造方法において、半導体基板上に、能動
層、前記能動層の表層部とエツチングレートが興なる第
１のキャップ層、前記第１のキャップ層とエツチングレ
ートが異なるエツチング停止層、前記エツチング停止層
とはエツチングレートが異なり、かつ、前記第１のキャ
ップ層よりも厚い第２のキャップ層、及び電極層形成領
域に選択的に第１の開口部を有したマスク層を順次積層
する工程と、前記マスク層をマスクとして、前記第１の
開口部に表出した前記第２のキャップ層を異方性エツチ
ングにより除去し、前記エツチング停止層表面で停止さ
せる工程と、前記マスク層表面に対し、斜め方向から金
属を蒸着させることにより、前記第１の開口部よりも狭
い第２の開口部を有する金属マスク層を形成する工程と
、前記エツチング停止層が除去され、前記第２の開口部
に表出した前記第１のキャップ層を異方性エツチングに
より除去し、前記能動層表面で停止させる工程と、前記
マスク層及び金属マスク層を除去したのち、表出した前
記能動層及び前記第１のキャップ層に接触し、前記第２
のキャップ層に接触しない電極層を形成する工程とを育
する構成とした。
る素子の高速動作と、リセスエッチングにより除去され
る割合に再現性を持たせることを目的として、 半導体装置の製造方法において、半導体基板上に、能動
層、前記能動層の表層部とエツチングレートが興なる第
１のキャップ層、前記第１のキャップ層とエツチングレ
ートが異なるエツチング停止層、前記エツチング停止層
とはエツチングレートが異なり、かつ、前記第１のキャ
ップ層よりも厚い第２のキャップ層、及び電極層形成領
域に選択的に第１の開口部を有したマスク層を順次積層
する工程と、前記マスク層をマスクとして、前記第１の
開口部に表出した前記第２のキャップ層を異方性エツチ
ングにより除去し、前記エツチング停止層表面で停止さ
せる工程と、前記マスク層表面に対し、斜め方向から金
属を蒸着させることにより、前記第１の開口部よりも狭
い第２の開口部を有する金属マスク層を形成する工程と
、前記エツチング停止層が除去され、前記第２の開口部
に表出した前記第１のキャップ層を異方性エツチングに
より除去し、前記能動層表面で停止させる工程と、前記
マスク層及び金属マスク層を除去したのち、表出した前
記能動層及び前記第１のキャップ層に接触し、前記第２
のキャップ層に接触しない電極層を形成する工程とを育
する構成とした。
本発明は、半導体装置の製造方法に関する。
以下、半導体装置として、リセスゲート構造のエンハン
スメント型のへテロ接合ＦＥＴ（以下、ε−ＨＥＭＴと
して説明する。）を例に説明する。
スメント型のへテロ接合ＦＥＴ（以下、ε−ＨＥＭＴと
して説明する。）を例に説明する。
ヘテロ接合ＦＥＴにおいては、その閾値電圧Ｖ０をキャ
ップ層のリセスエッチングの深さにより決定するりセス
ゲート構造が用いられる場合が多く、近年、ゲート電極
回りのキャップ層を一部除去するりセスゲート構造が提
案されている。
ップ層のリセスエッチングの深さにより決定するりセス
ゲート構造が用いられる場合が多く、近年、ゲート電極
回りのキャップ層を一部除去するりセスゲート構造が提
案されている。
かかる除去の割合は、素子の性能に大きく影響するため
、除去の割合に再現性を持たせるリセスエッチングか要
求される。
、除去の割合に再現性を持たせるリセスエッチングか要
求される。
ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉ
ｔｙ Ｔｒａｎｓｉｓｔｏｒ）に代表されるヘテロ接合
電界効果トランジスタ（以下、ヘテロ接合ＦＥＴという
。）は、半導体へテロ接合界面における高電子移動度二
次元ガスの濃度を電界効果によって制御して動作する新
しいタイプの高速デバイス群である。このうち、エンハ
ンスメント型のへテロ接合ＦＥＴの高速化はＨＥＭＴ
ＬＳＩの高速化にとって重要である。
ｔｙ Ｔｒａｎｓｉｓｔｏｒ）に代表されるヘテロ接合
電界効果トランジスタ（以下、ヘテロ接合ＦＥＴという
。）は、半導体へテロ接合界面における高電子移動度二
次元ガスの濃度を電界効果によって制御して動作する新
しいタイプの高速デバイス群である。このうち、エンハ
ンスメント型のへテロ接合ＦＥＴの高速化はＨＥＭＴ
ＬＳＩの高速化にとって重要である。
リセスゲート構造とは、ＦＥＴの動作層のゲート電極直
下の部分をエツチングにより除去して、所定のチャネル
層厚を作り、ソース・ゲート及びトレイン・ゲート間の
ｎｌ領域厚をチャネル層厚より大きく保って寄生抵抗を
低減する構造をいう。
下の部分をエツチングにより除去して、所定のチャネル
層厚を作り、ソース・ゲート及びトレイン・ゲート間の
ｎｌ領域厚をチャネル層厚より大きく保って寄生抵抗を
低減する構造をいう。
リセスゲート構造においてキャップ層の側壁とゲート電
極が接触すると、ゲート電極周りの寄生容量（以下、寄
生容量という。）が増加し、かつゲート耐圧が低下する
。そこで、ゲート電極周りのキャップ層を一部除去する
本構造が提案され、Ｅ−ＨＥＭＴについては、第３図の
様な構造が提案された（特開昭６２−２０２５６４号公
報）。
極が接触すると、ゲート電極周りの寄生容量（以下、寄
生容量という。）が増加し、かつゲート耐圧が低下する
。そこで、ゲート電極周りのキャップ層を一部除去する
本構造が提案され、Ｅ−ＨＥＭＴについては、第３図の
様な構造が提案された（特開昭６２−２０２５６４号公
報）。
即ち、半導体の基板１の上に、チャネル層２、電子供給
層３、第１のキャップ層４、エツチング停止層５、第２
のキャップ層６を順次成長し、オーミック電極８．９を
蒸着し、合金化する。次に、フすトレジストアを塗布し
、ゲート形成領域を開口にし、エツチング停止層５に対
して第２のキャップ層を選択して等方性エツチングをす
る（工程３０１）。
層３、第１のキャップ層４、エツチング停止層５、第２
のキャップ層６を順次成長し、オーミック電極８．９を
蒸着し、合金化する。次に、フすトレジストアを塗布し
、ゲート形成領域を開口にし、エツチング停止層５に対
して第２のキャップ層を選択して等方性エツチングをす
る（工程３０１）。
第２のエツチング停止層５と第１のキャップ層４を基板
に垂直方向に優勢な異方性エツチングをする（工程３０
２）。
に垂直方向に優勢な異方性エツチングをする（工程３０
２）。
最後に、ゲート電極１１を形成し、ゲート電極１１以外
のＡ１層はフすトレジストアとともにリフトオフして除
去する（工程３０３）方法である。
のＡ１層はフすトレジストアとともにリフトオフして除
去する（工程３０３）方法である。
なお、デプレッション型モードのへテロ接合ＦＥＴ（い
わゆるＤ−ＨＥＭＴ）については、リセスゲート構造と
しても、前述のような課題は生じにくい。ここに、Ｄ−
ＨＥＭＴのリセスゲート構造の断面図は第４図のように
なる。キャップ層の厚みを厚くして、ソース抵抗を低減
し、かつ、そのキャップ層はサイドエツジしであるので
ゲート電極と接触せず、寄生容量か小さくなる点は同様
である。しかし、Ｅ−ＨＥＭＴで第４図のような構造に
するとゲート端がら空乏層かのび、２次元電子ガス（２
ＤＥＣ）のチャネルを切ってしまいＦＥＴが動かなくな
る。そこで、第３図のような構造としたのである。即ち
、ゲート端がら空乏層が２次元電子ガスに達しないよう
に第１のキャップ層を設けて、更に第２のキャップ層は
厚くしてソース抵抗を低減し、かつサイドエツチングに
より、第２のキャップ層とゲート電極とが接触しないよ
うにしたのである。
わゆるＤ−ＨＥＭＴ）については、リセスゲート構造と
しても、前述のような課題は生じにくい。ここに、Ｄ−
ＨＥＭＴのリセスゲート構造の断面図は第４図のように
なる。キャップ層の厚みを厚くして、ソース抵抗を低減
し、かつ、そのキャップ層はサイドエツジしであるので
ゲート電極と接触せず、寄生容量か小さくなる点は同様
である。しかし、Ｅ−ＨＥＭＴで第４図のような構造に
するとゲート端がら空乏層かのび、２次元電子ガス（２
ＤＥＣ）のチャネルを切ってしまいＦＥＴが動かなくな
る。そこで、第３図のような構造としたのである。即ち
、ゲート端がら空乏層が２次元電子ガスに達しないよう
に第１のキャップ層を設けて、更に第２のキャップ層は
厚くしてソース抵抗を低減し、かつサイドエツチングに
より、第２のキャップ層とゲート電極とが接触しないよ
うにしたのである。
■上記方法により得られたりセスゲート構造のＥ−ＨＥ
ＭＴでは、ゲート電極１１周りの第２のキャップ層６が
等方的に除去されるので、後述するようにエツチングの
度合いにより第５図（ｂ）に示すように、第２のキャッ
プ層６か必要以上に削られる可能性がある。第５図（ｂ
）の場合、第２のキャップ層か必要以上に削られたこと
により、ソース・ドレイン間のチャネル領域か狭められ
る。従って、第５図（ｂ）の構造では、ソース抵抗か大
きくなり、素子の高速動作を妨げるという課題かあった
。
ＭＴでは、ゲート電極１１周りの第２のキャップ層６が
等方的に除去されるので、後述するようにエツチングの
度合いにより第５図（ｂ）に示すように、第２のキャッ
プ層６か必要以上に削られる可能性がある。第５図（ｂ
）の場合、第２のキャップ層か必要以上に削られたこと
により、ソース・ドレイン間のチャネル領域か狭められ
る。従って、第５図（ｂ）の構造では、ソース抵抗か大
きくなり、素子の高速動作を妨げるという課題かあった
。
■また、上記方法のうち、等方的にエツチングする工程
３０１には除去の割合に再現性がないという課題があっ
た。
３０１には除去の割合に再現性がないという課題があっ
た。
即ち、ある条件下におけるあるエツチング時間に対して
どれほどエツチングされるかか一定しない。この理由は
、第２のキャップ層６として用いられるガリウム砒素層
（ｎ−ＧａＡｓ）の酸化が一因と考えられている。ガリ
ウム砒素層は酸化されやすく、また、酸化されるとエツ
チングされにくいという性質がある。そして、上記工程
３０１中にガリウム砒素層が酸化されるが、その酸化の
程度は一定ではないのである。これにより、エツチング
による除去の割合か少ないと、第５図（ａ）に示すよう
に、ゲート電極１１と第２のキャップ層６とが接触する
場合が生じる。一方、エツチングによる除去の割合か多
過ぎると、第５図（ｂ）に示すように、ソース・ドレイ
ン電流のチャネルを削り、上述したようにソース抵抗の
増大を招く。
どれほどエツチングされるかか一定しない。この理由は
、第２のキャップ層６として用いられるガリウム砒素層
（ｎ−ＧａＡｓ）の酸化が一因と考えられている。ガリ
ウム砒素層は酸化されやすく、また、酸化されるとエツ
チングされにくいという性質がある。そして、上記工程
３０１中にガリウム砒素層が酸化されるが、その酸化の
程度は一定ではないのである。これにより、エツチング
による除去の割合か少ないと、第５図（ａ）に示すよう
に、ゲート電極１１と第２のキャップ層６とが接触する
場合が生じる。一方、エツチングによる除去の割合か多
過ぎると、第５図（ｂ）に示すように、ソース・ドレイ
ン電流のチャネルを削り、上述したようにソース抵抗の
増大を招く。
■更に、従来のウェットエツチングを用いる方法では、
ゲート長か短くなると、ウェハ内でエツチングされるも
のとされないものが生しるという課題もあった。ウェッ
トエツチングでは、エツチング液かその表面張力等の影
響によりキャップ層に染み込まない場合があったからで
ある。
ゲート長か短くなると、ウェハ内でエツチングされるも
のとされないものが生しるという課題もあった。ウェッ
トエツチングでは、エツチング液かその表面張力等の影
響によりキャップ層に染み込まない場合があったからで
ある。
これらの課題に鑑み、ゲート電極周りの寄生容量及びソ
ース抵抗の低減と、リセスエッチングによる除去の割合
に再現性を持たせることを目的として、本発明は以下の
ような手段を設けた。
ース抵抗の低減と、リセスエッチングによる除去の割合
に再現性を持たせることを目的として、本発明は以下の
ような手段を設けた。
〔問題を解決するための手段〕
上記課題を解決すべく、本発明は半導体装置の製造方法
において、半導体基板１上に、能動層（２，３）、前記
能動層の表層部とエツチングレートが異なる第１のキャ
ップ層４、前記第１のキャップ層とエッチングレートが
異なるエツチング停止層５、前記エツチング停止層とは
エッチングレートが異なり、かつ、前記第１のキャップ
層よりも厚い第２のキャップ層６、及び電極層形成領域
に選択的に第１の開口部を有したマスク層７を順次積層
する工程と、前記マスク層をマスクとして、前記第１の
開口部に表出した前記第２のキャップ層を異方性エツチ
ングにより除去し、前記エツチング停止層表面で停止さ
せる工程と、前記マスク層表面に対し、斜め方向から金
属を蒸着させることにより、前記第１の開口部よりも狭
い第２の開口部を有する金属マスク層１０を形成する工
程と、前記エツチング停止層か除去され、前記第２の開
口部に表出した前記第１のキャップ層を異方性エツチン
グにより除去し、前記能動層表面で停止させる工程と、
前記マスク層及び金属マスク層を除去したのち、表出し
た前記能動層及び前記第１のキャップ層に接触し、前記
第２のキャップ層に接触しない電極層を形成する工程と
を存する構成とした。
において、半導体基板１上に、能動層（２，３）、前記
能動層の表層部とエツチングレートが異なる第１のキャ
ップ層４、前記第１のキャップ層とエッチングレートが
異なるエツチング停止層５、前記エツチング停止層とは
エッチングレートが異なり、かつ、前記第１のキャップ
層よりも厚い第２のキャップ層６、及び電極層形成領域
に選択的に第１の開口部を有したマスク層７を順次積層
する工程と、前記マスク層をマスクとして、前記第１の
開口部に表出した前記第２のキャップ層を異方性エツチ
ングにより除去し、前記エツチング停止層表面で停止さ
せる工程と、前記マスク層表面に対し、斜め方向から金
属を蒸着させることにより、前記第１の開口部よりも狭
い第２の開口部を有する金属マスク層１０を形成する工
程と、前記エツチング停止層か除去され、前記第２の開
口部に表出した前記第１のキャップ層を異方性エツチン
グにより除去し、前記能動層表面で停止させる工程と、
前記マスク層及び金属マスク層を除去したのち、表出し
た前記能動層及び前記第１のキャップ層に接触し、前記
第２のキャップ層に接触しない電極層を形成する工程と
を存する構成とした。
■第２のキャップ層６はゲート電極１１の周囲に位置す
るほぼ垂直の側壁を有するので、ゲート電極１１と第２
のキャップ層６との間隔をほぼ等しく保つことかでき、
第２のキャップ層６かゲート電極１１に接触することな
く、大きなチャネル領域を確保てきる。
るほぼ垂直の側壁を有するので、ゲート電極１１と第２
のキャップ層６との間隔をほぼ等しく保つことかでき、
第２のキャップ層６かゲート電極１１に接触することな
く、大きなチャネル領域を確保てきる。
■また、ゲート開口部でマスク層７表面の上方から第２
のキャップ層６に対し選択的で異方性なエツチングをす
ることにより、前記第２のキャップ層６を基板ｌに垂直
にパターン幅だけ除去できる。
のキャップ層６に対し選択的で異方性なエツチングをす
ることにより、前記第２のキャップ層６を基板ｌに垂直
にパターン幅だけ除去できる。
更に、前記パターン用マスク７に選択的な薄膜１０を蒸
着してパターン幅を狭めてゲート長とし、マスク層７の
上方から選択的で異方性なエツチングを第１のキャップ
層４に対して行なうことにより、第１のキャップ層４に
対し、基板ｌと垂直にゲート長だけ除去できる。
着してパターン幅を狭めてゲート長とし、マスク層７の
上方から選択的で異方性なエツチングを第１のキャップ
層４に対して行なうことにより、第１のキャップ層４に
対し、基板ｌと垂直にゲート長だけ除去できる。
これにより、ゲート電極１１と第２のキャップ層６とを
接触させず、かつ、両者の距離も一定にてきる。
接触させず、かつ、両者の距離も一定にてきる。
本発明の実施例をリセスケート構造のＥ−ＨＥＭＴを例
に説明する。
に説明する。
第１図は、本発明の実施例によるリセスゲート構造のＥ
−ＨＥＭＴの製造方法の行程を示す。
−ＨＥＭＴの製造方法の行程を示す。
同図工程１０２は、半導体の基板】にチャネル層２、電
子供給層３、第１のキャップ層４、エツチング停止層５
、第２のキャップ層６を順次成長させ、ゲート開口予定
部にパターン用マスク７をフォトレジストとして塗布し
た様子を示している。
子供給層３、第１のキャップ層４、エツチング停止層５
、第２のキャップ層６を順次成長させ、ゲート開口予定
部にパターン用マスク７をフォトレジストとして塗布し
た様子を示している。
ここで、基板ｌは、半絶縁性ＧａＡｓ基板を用い、チャ
ネル層２は、アンドソープＧａＡｓを厚さ５０００人で
、電子供給層３は、ｎ −ＡＩＧａＡｓを厚さ３５０
Ａて、第１のキャップ層４には、ｎ−ＧａＡｓを厚さ１
５０人で、エツチング停止層５には、ｎ −ＡＩＧａＡ
ｓを厚さ５０人で、第２のキャップ層６は、ｎ −Ｇａ
Ａｓを厚さ７００人でそれぞれＭＢＥ 、あるいはＭＯ
ＣＶＤ法により蒸着したものである。なお、キャップ層
はガリウム砒素に限られず、インジウム化合物等でもよ
い。
ネル層２は、アンドソープＧａＡｓを厚さ５０００人で
、電子供給層３は、ｎ −ＡＩＧａＡｓを厚さ３５０
Ａて、第１のキャップ層４には、ｎ−ＧａＡｓを厚さ１
５０人で、エツチング停止層５には、ｎ −ＡＩＧａＡ
ｓを厚さ５０人で、第２のキャップ層６は、ｎ −Ｇａ
Ａｓを厚さ７００人でそれぞれＭＢＥ 、あるいはＭＯ
ＣＶＤ法により蒸着したものである。なお、キャップ層
はガリウム砒素に限られず、インジウム化合物等でもよ
い。
この構造においては、二次元電子ガス（２０ＥＧ）を供
給する電子供給層３の上方の第１のキャップ層４及びエ
ツチング停止層５の厚さは上記の通り、１５０人及び５
０人で、この膜厚によって２ＤＥＣは十分な電子密度を
もつためソース抵抗か増大することはない。
給する電子供給層３の上方の第１のキャップ層４及びエ
ツチング停止層５の厚さは上記の通り、１５０人及び５
０人で、この膜厚によって２ＤＥＣは十分な電子密度を
もつためソース抵抗か増大することはない。
上記層構造の表面に、オーミック電極８．９をＡｕＧｅ
／Ａｕ（２００／２８００人）でチャネル層２に届くよ
うに蒸着し、合金化し、次に、パターン用マスク７をフ
ォトレジストとして塗布し、ゲート形成予定部において
、ゲート長より長いパターン幅を開口する。ゲート開口
予定部の幅は０．５〜０．６μｍ程度である。
／Ａｕ（２００／２８００人）でチャネル層２に届くよ
うに蒸着し、合金化し、次に、パターン用マスク７をフ
ォトレジストとして塗布し、ゲート形成予定部において
、ゲート長より長いパターン幅を開口する。ゲート開口
予定部の幅は０．５〜０．６μｍ程度である。
工程１０１から工程１０２に移行する間に選択的かつ異
方的にドライエツチングかパターン用マスク上方から第
２のキャップ層６になされる。パターン用マスク７と第
２のキャップ層６とは選択性かあるので、第２のキャッ
プ層６と共にパターン用マスク７か除去されてしまうこ
とはない。また、第２のキャップ層６に対し異方的にエ
ツチングかなされるため、パターン幅てエツチング方向
に第２のキャップ層６か除去されることになる。従って
、一定割合か常に除去されることになり、除去の割合に
再現性かあることとなる。更に、トライエツチングは一
般に圧力を一定にして行なうのでエツチングの制御性も
ウェットエツチングに対して高い。
方的にドライエツチングかパターン用マスク上方から第
２のキャップ層６になされる。パターン用マスク７と第
２のキャップ層６とは選択性かあるので、第２のキャッ
プ層６と共にパターン用マスク７か除去されてしまうこ
とはない。また、第２のキャップ層６に対し異方的にエ
ツチングかなされるため、パターン幅てエツチング方向
に第２のキャップ層６か除去されることになる。従って
、一定割合か常に除去されることになり、除去の割合に
再現性かあることとなる。更に、トライエツチングは一
般に圧力を一定にして行なうのでエツチングの制御性も
ウェットエツチングに対して高い。
かかるエツチングには、例えば、ＣＣｌ２Ｆ２とＨｅの
混合ガスによる反応性イオンエツチング（ＲＩＥ）を用
いる。かかるエツチングはトライエツチング特有の表面
損傷が比較的少なく、選択性、異方性に富むからである
。エツチング速度を上げるためＡｒが、マスクとの選択
性を上げるためＨ２が各々添加される。ＣＣ１，Ｆ、は
、ＧａＡｓ、 ＡｌＧａＡｓをエツチングして、ＧａＣ
１＊ 、ＡｓＣ１−、ＡｌＣｌ−等の揮発性ガスを生成
するためのＣ１，と、エツチングを抑制し、ＧａＦ、Ａ
ＩＦ等の不揮発性化合物を生成させるＦより成っている
。第２図に、エツチング特性の例を示す。
混合ガスによる反応性イオンエツチング（ＲＩＥ）を用
いる。かかるエツチングはトライエツチング特有の表面
損傷が比較的少なく、選択性、異方性に富むからである
。エツチング速度を上げるためＡｒが、マスクとの選択
性を上げるためＨ２が各々添加される。ＣＣ１，Ｆ、は
、ＧａＡｓ、 ＡｌＧａＡｓをエツチングして、ＧａＣ
１＊ 、ＡｓＣ１−、ＡｌＣｌ−等の揮発性ガスを生成
するためのＣ１，と、エツチングを抑制し、ＧａＦ、Ａ
ＩＦ等の不揮発性化合物を生成させるＦより成っている
。第２図に、エツチング特性の例を示す。
Ｐ ［ＣＣｌ２Ｆ、］／Ｐ ［Ｈ２］＝１． ＲＦパワ
ー０．１８Ｗ／ｃｍ２のとき、エツチング速度はＡｌＧ
ａＡｓ：２０人／ｍｉｎ、 ＧａＡｓ ：５２００人／
ｍｉｎと２００倍以上の選択比かある。この技術により
、ＡｌＧａＡｓ層をエツチングストッパ材として利用で
き、任意の厚さのものをドライエツチングにより制御で
きる。エツチングの種類は、ＲＩＨに限定されず、この
他にはイオンビームエツチング法等があり、ＩＢＡＥ（
Ｉｏｎ−Ｂｅａｍ Ａｓ５ｉｓｔ Ｅｔｃｈｉｎｇ）て
は、ＧａＡｓで３〜５μｍ／ｍ ｉ ｎの高いエツチン
グ速度か得られる。
ー０．１８Ｗ／ｃｍ２のとき、エツチング速度はＡｌＧ
ａＡｓ：２０人／ｍｉｎ、 ＧａＡｓ ：５２００人／
ｍｉｎと２００倍以上の選択比かある。この技術により
、ＡｌＧａＡｓ層をエツチングストッパ材として利用で
き、任意の厚さのものをドライエツチングにより制御で
きる。エツチングの種類は、ＲＩＨに限定されず、この
他にはイオンビームエツチング法等があり、ＩＢＡＥ（
Ｉｏｎ−Ｂｅａｍ Ａｓ５ｉｓｔ Ｅｔｃｈｉｎｇ）て
は、ＧａＡｓで３〜５μｍ／ｍ ｉ ｎの高いエツチン
グ速度か得られる。
なお、上記ドライエツチング後にエツチング停止層５は
除去される。但し、除去の幅は、第２のキャップ層６と
同一でなくてもよく、以下に述へる金属薄膜１０の蒸着
後に第１のキャップ層４とともにエツチングしてもよい
。そして、この場合のエツチング停止層５の除去の幅は
ゲート電極ＩＩのゲート長となる。ゲート電極１１は第
２のキャップ層６とさえ接触しなければ本発明の目的に
は沿うからである。エツチング停止層５は上述のように
、厚さか５０人程度と薄いので、ドライエツチング又は
ウェットエツチングによって、簡単に除去できる。ウェ
ットエツチングでもよいとしたのはエツチング停止層５
の厚さからエツチングの等方性は無視てきるからである
。従って、例えば、圧力２Ｐａて、エンチャントとして
ＣＣ１２Ｆｔを用いたＲＩＥでもよく、また、エツチン
グ剤に腐食性の強いフッ酸系、アルカリ系のものを用い
てもよい。
除去される。但し、除去の幅は、第２のキャップ層６と
同一でなくてもよく、以下に述へる金属薄膜１０の蒸着
後に第１のキャップ層４とともにエツチングしてもよい
。そして、この場合のエツチング停止層５の除去の幅は
ゲート電極ＩＩのゲート長となる。ゲート電極１１は第
２のキャップ層６とさえ接触しなければ本発明の目的に
は沿うからである。エツチング停止層５は上述のように
、厚さか５０人程度と薄いので、ドライエツチング又は
ウェットエツチングによって、簡単に除去できる。ウェ
ットエツチングでもよいとしたのはエツチング停止層５
の厚さからエツチングの等方性は無視てきるからである
。従って、例えば、圧力２Ｐａて、エンチャントとして
ＣＣ１２Ｆｔを用いたＲＩＥでもよく、また、エツチン
グ剤に腐食性の強いフッ酸系、アルカリ系のものを用い
てもよい。
第１図工程１０２は、パターン用マスクの上部に金属薄
膜１０が蒸着する様子を示す。金属薄膜】０は、第１の
キャップ層４と選択性かあり、エツチングにより除去さ
れないものであれば種類は問わない。
膜１０が蒸着する様子を示す。金属薄膜】０は、第１の
キャップ層４と選択性かあり、エツチングにより除去さ
れないものであれば種類は問わない。
また、金属に限られず、適当な絶縁物でもよい。
例えば、第１のキャップ層４がｎ −ＧａＡｓの場合、
丁１、ＳｉＯ等を蒸着することにより形成される。蒸着
の厚さはゲート電極１１と第２のキャップ層６との距離
を勘案し、例えば、５００〜１０００人程度とする。上
巳の厚さだけゲート電極１１と第２のキャップ層６とは
離れるからである。なお、蒸着は異方的にゲート開口部
の斜め方向からなされなければならない。異方的な蒸着
とは、蒸着源から金属原子かパターン用マスク７に真直
に蒸着するということを意味する。スパッタ法のような
蒸着では、金属原子か蒸着箇所以外に回り込んて微小厚
さのコントロールができないからである。異方的な蒸着
は、例えば、高真空抵抗加熱蒸着装置等によってなされ
る。また、工程１０２に示す矢印のように斜め方向から
蒸着するのは、金属原子をゲート開口予定部の中に入り
込ませて、第２のキャップ層６より狭いゲート電極の幅
を形成するためである。
丁１、ＳｉＯ等を蒸着することにより形成される。蒸着
の厚さはゲート電極１１と第２のキャップ層６との距離
を勘案し、例えば、５００〜１０００人程度とする。上
巳の厚さだけゲート電極１１と第２のキャップ層６とは
離れるからである。なお、蒸着は異方的にゲート開口部
の斜め方向からなされなければならない。異方的な蒸着
とは、蒸着源から金属原子かパターン用マスク７に真直
に蒸着するということを意味する。スパッタ法のような
蒸着では、金属原子か蒸着箇所以外に回り込んて微小厚
さのコントロールができないからである。異方的な蒸着
は、例えば、高真空抵抗加熱蒸着装置等によってなされ
る。また、工程１０２に示す矢印のように斜め方向から
蒸着するのは、金属原子をゲート開口予定部の中に入り
込ませて、第２のキャップ層６より狭いゲート電極の幅
を形成するためである。
特に、パターン用マスク７の内壁にほぼ均等蒸着させる
役割を持つ。
役割を持つ。
工程１０３は、工程ｌｏｔから工程１０２に移行する間
と同様の、選択的かつ異方的なトライエツチングを金属
薄膜１０上方から第１のキャップ層４に行なう様子を示
す。第１のキャップ層４は第２のキャップ層より厚さか
薄いか、異方的にエツチングするため圧力は一定で、工
程１０１から工程＋０２に移行する際のものと同じでよ
い。具体的には１０Ｐａ未満である。
と同様の、選択的かつ異方的なトライエツチングを金属
薄膜１０上方から第１のキャップ層４に行なう様子を示
す。第１のキャップ層４は第２のキャップ層より厚さか
薄いか、異方的にエツチングするため圧力は一定で、工
程１０１から工程＋０２に移行する際のものと同じでよ
い。具体的には１０Ｐａ未満である。
工程１０４はエツチングされた第１のキャップ層４のゲ
ート開口部にゲート電極ＩＪを蒸着した様子を示す。ゲ
ート電極１１の材質であるゲートメタルは、例えば、Ａ
Ｉを用い、厚さは４０００人程度上巳、輻は０．３μｍ
程度にする。ゲート電極１１を形成後は、ゲート電極１
１以外のＡ１層は、パターン用マスク７とともにリフト
オンして除去する。
ート開口部にゲート電極ＩＪを蒸着した様子を示す。ゲ
ート電極１１の材質であるゲートメタルは、例えば、Ａ
Ｉを用い、厚さは４０００人程度上巳、輻は０．３μｍ
程度にする。ゲート電極１１を形成後は、ゲート電極１
１以外のＡ１層は、パターン用マスク７とともにリフト
オンして除去する。
本発明の実施例によるＥ−ＨＥＭＴは、ウェットエツチ
ングによる従来の第３図に示すＥ−ＨＥＭＴに比較して
ゲートを極１１と第２のキャップ層６との距離を常に一
定に保つリセスゲート構造となっている。
ングによる従来の第３図に示すＥ−ＨＥＭＴに比較して
ゲートを極１１と第２のキャップ層６との距離を常に一
定に保つリセスゲート構造となっている。
これによりオーミック電極間において大きなチャネル領
域を確保てきる。よって、従来のＥ−）ＩＥＭＴよりも
更に寄生容量を低減させ、特に高電力の下では、応答速
度を５０％程度も向上できる場合かある。
域を確保てきる。よって、従来のＥ−）ＩＥＭＴよりも
更に寄生容量を低減させ、特に高電力の下では、応答速
度を５０％程度も向上できる場合かある。
従って、性能面での向上も飛躍的である。なお、本発明
のエンハンスメント型へテロ接合電界効果トランジスタ
は、同しく本発明の実施例による製造方法には限定され
ない。
のエンハンスメント型へテロ接合電界効果トランジスタ
は、同しく本発明の実施例による製造方法には限定され
ない。
■本発明の半導体装置により、ゲートを極と第２のキャ
ップ層の距離を常に一定となり、例えば、ヘテロ接合電
界効果トランジスタのＥモートてあっても、リセスゲー
ト構造において、ソース抵抗、寄生容量が低減でき、高
速動作か可能な半導体装置か得られる。
ップ層の距離を常に一定となり、例えば、ヘテロ接合電
界効果トランジスタのＥモートてあっても、リセスゲー
ト構造において、ソース抵抗、寄生容量が低減でき、高
速動作か可能な半導体装置か得られる。
■また、本発明の半導体装置により、選択的で異方的な
エツチングを第２のキャップ層に施すことにより、エツ
チングによる除去の割合に再現性を持たせることかでき
る。また、ゲート電極と第２のキャップ層との距離を常
に一定に保つことかてきる。
エツチングを第２のキャップ層に施すことにより、エツ
チングによる除去の割合に再現性を持たせることかでき
る。また、ゲート電極と第２のキャップ層との距離を常
に一定に保つことかてきる。
第１図は本発明の実施例によるリセスゲート構造のＥ−
ＨＥＭＴの製造方法の工程を示す図、第２図はＣＣ１ｔ
Ｆ２＋ＨｅイオンエツチングによるＧａＡｓとＡｌＧａ
Ａｓのエツチング速度の比較を表す図、第３図は従来の
リセスゲート構造のＥ−ＨＥＭＴの製造方法の工程を示
す図、 第４図はりセスゲート構造のＤ−ＨＥＭＴの断面図、第
５図は従来のりセスゲート構造のＥ−ＨＥＭＴの課題を
説明する図である。 図において、 ｌは半導体の基板、 ２はチャネル層、 ３は電子供給層、 ４は第１のキャップ層、 ４ａはキャップ層、 ５はエツチング停止層、 ６は第２のキャップ層、 ７はパターン用マスク、 ８．９はオーミック電極、 １０は金属薄膜、 １１はゲート電極、 を示す。 第 図（？／）２） 第１［ｄ（ｆ／）１） ニソ令ν２°升翳１（Ｓ）
ＨＥＭＴの製造方法の工程を示す図、第２図はＣＣ１ｔ
Ｆ２＋ＨｅイオンエツチングによるＧａＡｓとＡｌＧａ
Ａｓのエツチング速度の比較を表す図、第３図は従来の
リセスゲート構造のＥ−ＨＥＭＴの製造方法の工程を示
す図、 第４図はりセスゲート構造のＤ−ＨＥＭＴの断面図、第
５図は従来のりセスゲート構造のＥ−ＨＥＭＴの課題を
説明する図である。 図において、 ｌは半導体の基板、 ２はチャネル層、 ３は電子供給層、 ４は第１のキャップ層、 ４ａはキャップ層、 ５はエツチング停止層、 ６は第２のキャップ層、 ７はパターン用マスク、 ８．９はオーミック電極、 １０は金属薄膜、 １１はゲート電極、 を示す。 第 図（？／）２） 第１［ｄ（ｆ／）１） ニソ令ν２°升翳１（Ｓ）
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に、能動層（２、３）、前記能動
層の表層部とエッチングレートが異なる第１のキャップ
層（４）、前記第１のキャップ層とエッチングレートが
異なるエッチング停止層（５）、前記エッチング停止層
とはエッチングレートが異なり、かつ、前記第１のキャ
ップ層よりも厚い第２のキャップ層（６）、及び電極層
形成領域に選択的に第１の開口部を有したマスク層（７
）を順次積層する工程と、 前記マスク層をマスクとして、前記第１の開口部に表出
した前記第２のキャップ層を異方性エッチングにより除
去し、前記エッチング停止層表面で停止させる工程と、 前記マスク層表面に対し、斜め方向から金属を蒸着させ
ることにより、前記第１の開口部よりも狭い第２の開口
部を有する金属マスク層（１０）を形成する工程と、 前記エッチング停止層が除去され、前記第２の開口部に
表出した前記第１のキャップ層を異方性エッチングによ
り除去し、前記能動層表面で停止させる工程と、 前記マスク層及び金属マスク層を除去したのち、表出し
た前記能動層及び前記第１のキャップ層に接触し、前記
第２のキャップ層に接触しない電極層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145665A JPH0438836A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145665A JPH0438836A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438836A true JPH0438836A (ja) | 1992-02-10 |
Family
ID=15390258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145665A Pending JPH0438836A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671877A (en) * | 1995-01-31 | 1997-09-30 | Toyoda Gosei Co., Ltd. | Container holder device |
| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1990
- 1990-06-04 JP JP2145665A patent/JPH0438836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671877A (en) * | 1995-01-31 | 1997-09-30 | Toyoda Gosei Co., Ltd. | Container holder device |
| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
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