JPH0438870A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0438870A JPH0438870A JP2145866A JP14586690A JPH0438870A JP H0438870 A JPH0438870 A JP H0438870A JP 2145866 A JP2145866 A JP 2145866A JP 14586690 A JP14586690 A JP 14586690A JP H0438870 A JPH0438870 A JP H0438870A
- Authority
- JP
- Japan
- Prior art keywords
- type
- gate
- gates
- semiconductor device
- rows
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、第１導電型ゲートと第２導電型ゲートとがそ
れぞれ同種のもので列を構成して並べらされたゲートア
レイ型の半導体装置に関する。
れぞれ同種のもので列を構成して並べらされたゲートア
レイ型の半導体装置に関する。
従来のシーオブゲート（ＳＯＧ）型ゲートアレイを含む
ゲートアレイ半導体装置には、第３図に示すように、Ｃ
ＭＯ３のＰ型トランジスタとＮ型トランジスタが縦方向
に交互に並んだベースを有するＣＭＯ３−３ＯＧがある
。 第３図のようなゲートアレイ型半導体装置においては、
駆動能力が、論理闇値電圧等の各セルの特性やゲート幅
によって決まる。従って、所望の駆動能力を得るにはそ
のゲート幅を調節する必要があり、第３図中に符号０１
〜Ｃ４で示すようにセルを構成し隣りのゲート同士を直
列に接続することになる。 前記ゲートで例えば第４図に示すような、Ｐ型トランジ
スタを補強したＮ Ａ Ｎ Ｄ ＵｇＪＨを構成する場
合、例えば第５［Ｕ（Ａ）あるいは（Ｂ）に示すように
各ゲート同士を組み合わせてセルを構成し回路を形成す
ることができる。なお、第４図において入力は符号Ａｉ
ｎ、Ｂｌｎで、出力はＥＯＬＩｔで示している。
ゲートアレイ半導体装置には、第３図に示すように、Ｃ
ＭＯ３のＰ型トランジスタとＮ型トランジスタが縦方向
に交互に並んだベースを有するＣＭＯ３−３ＯＧがある
。 第３図のようなゲートアレイ型半導体装置においては、
駆動能力が、論理闇値電圧等の各セルの特性やゲート幅
によって決まる。従って、所望の駆動能力を得るにはそ
のゲート幅を調節する必要があり、第３図中に符号０１
〜Ｃ４で示すようにセルを構成し隣りのゲート同士を直
列に接続することになる。 前記ゲートで例えば第４図に示すような、Ｐ型トランジ
スタを補強したＮ Ａ Ｎ Ｄ ＵｇＪＨを構成する場
合、例えば第５［Ｕ（Ａ）あるいは（Ｂ）に示すように
各ゲート同士を組み合わせてセルを構成し回路を形成す
ることができる。なお、第４図において入力は符号Ａｉ
ｎ、Ｂｌｎで、出力はＥＯＬＩｔで示している。
しかしながら、前記従来のゲートアレイ型半導体装置に
おいて、各ゲートを組み合わせてセルを構成する場合、
セル内の横方向配線が多くなり、セル内の配線が制限さ
れ不自由になるという問題点がある。 又、前記セルを構成する場合、セル内に未使用ゲートが
、例えば第５図（Ａ）あるいは（Ｂ）に示すように生じ
る場合があり、集積度低下の一因となるという問題点が
ある。これに対し、未使用ゲートが生じることを嫌って
、セルを構成するならば、回路特性の最適化ができない
という問題が生じる。 本発明は、前記従来の問題点を解消すべくなされたもの
で、集積度を低下させずに、未使用ゲート無しに所望回
路のセルが構成できる半導体装置を提供することを課題
とする。
おいて、各ゲートを組み合わせてセルを構成する場合、
セル内の横方向配線が多くなり、セル内の配線が制限さ
れ不自由になるという問題点がある。 又、前記セルを構成する場合、セル内に未使用ゲートが
、例えば第５図（Ａ）あるいは（Ｂ）に示すように生じ
る場合があり、集積度低下の一因となるという問題点が
ある。これに対し、未使用ゲートが生じることを嫌って
、セルを構成するならば、回路特性の最適化ができない
という問題が生じる。 本発明は、前記従来の問題点を解消すべくなされたもの
で、集積度を低下させずに、未使用ゲート無しに所望回
路のセルが構成できる半導体装置を提供することを課題
とする。
本発明は、第１導電型ゲートと第２導電型ゲートとがそ
れぞれ同種のもので列を構成して並べられたゲートアレ
イ型の半導体装置において、第１導電型ゲートの列と及
び第２導電型ゲートの列とを、該列方向の直角方向に各
々複数個ずつ並ぶように配列したことにより、前記課題
を解決するものである。
れぞれ同種のもので列を構成して並べられたゲートアレ
イ型の半導体装置において、第１導電型ゲートの列と及
び第２導電型ゲートの列とを、該列方向の直角方向に各
々複数個ずつ並ぶように配列したことにより、前記課題
を解決するものである。
本発明においては、第１導電型ゲート（例えばＰ型トラ
ンジスタからなるゲート）と第２導電型ゲート（例えば
Ｎ型トランジスタからなるゲート）とが、それぞれ同種
のもので列を構成して並べられたゲートアレイ型の半導
体装置において、前記第１導電型ゲートの列と第２導電
型ゲートの列とを、該列方向に直角方向に各々複数個ず
つ並ぶように配列する。 従って、第１導電型ゲートと第２導電型ゲートとを隣接
して、あるいは同種のゲートを連続して接続することが
でき、各ゲートの利用度が向上する。このため、集積度
を従来と比べて低下させることなく、未使用ゲート無し
に各種所望回路のセルを構成することができ、半導体装
置の集積度を向上させることができる。
ンジスタからなるゲート）と第２導電型ゲート（例えば
Ｎ型トランジスタからなるゲート）とが、それぞれ同種
のもので列を構成して並べられたゲートアレイ型の半導
体装置において、前記第１導電型ゲートの列と第２導電
型ゲートの列とを、該列方向に直角方向に各々複数個ず
つ並ぶように配列する。 従って、第１導電型ゲートと第２導電型ゲートとを隣接
して、あるいは同種のゲートを連続して接続することが
でき、各ゲートの利用度が向上する。このため、集積度
を従来と比べて低下させることなく、未使用ゲート無し
に各種所望回路のセルを構成することができ、半導体装
置の集積度を向上させることができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第１図に示すような構成のゲートアレイ
型半導体装置である。 第１図に示すように、この半導体装置は、ＣＭＯＳから
なるＳＯＧ型ゲ型ゲージアレイり、Ｐ型トランジスタか
らなるゲート及びＮ型トランジスタからなるゲートが、
各ゲートの並び方向に直角方向にそれぞれ２つずつ並ぶ
ように配列されたものである。Ｐ型ゲートとＮ型ゲート
との回路構成は第２図（Ａ）、（Ｂ）に示すようになっ
ている。 この実施例のゲートアレイ型半導体装置においては、前
出第３図に示したセルと同様のＰ型ゲート及びＮ型ゲー
トからなるセルを構成する場合に、図中符号ＡＩ、Ａ２
で示すようにセルを構成することができる。このセルに
おいては、ＰとＮとが隣接しており、Ｐ型とＮ型との各
ゲートの比が１対１となる。従って集積度が従来と比べ
て低下することがなく、例えばメモリを構成する場合に
問題は生じない。 又、前出第４図に示した回路を構成する場合には、第１
図中符号Ｂ１、Ｂ２で示すように、例えば上下方向の３
つのセルで、Ｐ型ゲート及びＮ型ゲートの組み合わせに
Ｐ型ゲートを補強してＮＡＮＤ回路を構成することがで
きる。従来には前出第５図に示すように未使用ゲートが
生じていたが、本実施例の場合、第１図に示すように、
Ｐ型ゲートを補強しても未使用ゲート無しにセルが構成
できる。従って、各種回路を未使用ゲート無しに構成で
き、従来に比較して集積度が向上する。 なお、前記実施例においては、第１図に示すような構成
のＣＭＯＳからなるＳＯＧ型ゲ型ゲージアレイ示したが
、本発明を実施可能なゲートアレイはＳＯＧ型に限定さ
れず他のものでも実施できる。 又、前記実施例ではＰ型トランジスタとＮ型トランジス
タの発生頻度は全体として略一定であり、全体での規則
性を得ることができるため、電子計算機援助設計（ＣＡ
Ｄ）による設計が容易であり、汎用性が高い、しかしな
がら、本発明を実施する際には、第１図に示す実施例の
如くに、Ｐ型トランジスタからなるゲート及びＮ型トラ
ンジスタからなるゲートを２個ずつ交互に配列すること
に限定されず、第１及び第２導電型の各ゲートを各々複
数個ずつの配列するゲートアレイであればいずれの構成
のゲートアレイ型半導体装置にも本発明が適用できるも
のである。
。 この実施例は、第１図に示すような構成のゲートアレイ
型半導体装置である。 第１図に示すように、この半導体装置は、ＣＭＯＳから
なるＳＯＧ型ゲ型ゲージアレイり、Ｐ型トランジスタか
らなるゲート及びＮ型トランジスタからなるゲートが、
各ゲートの並び方向に直角方向にそれぞれ２つずつ並ぶ
ように配列されたものである。Ｐ型ゲートとＮ型ゲート
との回路構成は第２図（Ａ）、（Ｂ）に示すようになっ
ている。 この実施例のゲートアレイ型半導体装置においては、前
出第３図に示したセルと同様のＰ型ゲート及びＮ型ゲー
トからなるセルを構成する場合に、図中符号ＡＩ、Ａ２
で示すようにセルを構成することができる。このセルに
おいては、ＰとＮとが隣接しており、Ｐ型とＮ型との各
ゲートの比が１対１となる。従って集積度が従来と比べ
て低下することがなく、例えばメモリを構成する場合に
問題は生じない。 又、前出第４図に示した回路を構成する場合には、第１
図中符号Ｂ１、Ｂ２で示すように、例えば上下方向の３
つのセルで、Ｐ型ゲート及びＮ型ゲートの組み合わせに
Ｐ型ゲートを補強してＮＡＮＤ回路を構成することがで
きる。従来には前出第５図に示すように未使用ゲートが
生じていたが、本実施例の場合、第１図に示すように、
Ｐ型ゲートを補強しても未使用ゲート無しにセルが構成
できる。従って、各種回路を未使用ゲート無しに構成で
き、従来に比較して集積度が向上する。 なお、前記実施例においては、第１図に示すような構成
のＣＭＯＳからなるＳＯＧ型ゲ型ゲージアレイ示したが
、本発明を実施可能なゲートアレイはＳＯＧ型に限定さ
れず他のものでも実施できる。 又、前記実施例ではＰ型トランジスタとＮ型トランジス
タの発生頻度は全体として略一定であり、全体での規則
性を得ることができるため、電子計算機援助設計（ＣＡ
Ｄ）による設計が容易であり、汎用性が高い、しかしな
がら、本発明を実施する際には、第１図に示す実施例の
如くに、Ｐ型トランジスタからなるゲート及びＮ型トラ
ンジスタからなるゲートを２個ずつ交互に配列すること
に限定されず、第１及び第２導電型の各ゲートを各々複
数個ずつの配列するゲートアレイであればいずれの構成
のゲートアレイ型半導体装置にも本発明が適用できるも
のである。
以上説明した通り、本発明によれば、集積度を低下させ
ることなく未使用ゲートを生じさせずに各種所望回路の
セルを構成できるという優れた効果が得られる。
ることなく未使用ゲートを生じさせずに各種所望回路の
セルを構成できるという優れた効果が得られる。
第１図は、本発明の実施例に係るＣＭＯＳ−５ＯＧ型半
導体装置の構成例を示す要部平面図、第２図は、前記半
導体装置のゲート構成を詳細に示す拡大平面図及び回路
図、 第３図は、従来のゲートアレイ半導体装置の構成例を示
す要部平面図、 第４図は、前記従来の半導体装置により構成される回路
例を示す回路図、 第５図は、前記従来の半導体装置のゲートの構成例を示
す要部平面図である。 ＡＩ、Ａ２、Ｂ１、 Ｂ２・・・セル。
導体装置の構成例を示す要部平面図、第２図は、前記半
導体装置のゲート構成を詳細に示す拡大平面図及び回路
図、 第３図は、従来のゲートアレイ半導体装置の構成例を示
す要部平面図、 第４図は、前記従来の半導体装置により構成される回路
例を示す回路図、 第５図は、前記従来の半導体装置のゲートの構成例を示
す要部平面図である。 ＡＩ、Ａ２、Ｂ１、 Ｂ２・・・セル。
Claims (1)
- （１）第１導電型ゲートと第２導電型ゲートとがそれぞ
れ同種のもので列を構成して並べられたゲートアレイ型
の半導体装置において、 第１導電型ゲートの列と及び第２導電型ゲートの列とが
、該列方向の直角方向に各々複数個ずつ並ぶように配列
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145866A JPH0438870A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145866A JPH0438870A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438870A true JPH0438870A (ja) | 1992-02-10 |
Family
ID=15394872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145866A Pending JPH0438870A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438870A (ja) |
-
1990
- 1990-06-04 JP JP2145866A patent/JPH0438870A/ja active Pending
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