JPH0439703A - ファジィコントローラおよびファジィコントロールデータ書込装置 - Google Patents
ファジィコントローラおよびファジィコントロールデータ書込装置Info
- Publication number
- JPH0439703A JPH0439703A JP2147742A JP14774290A JPH0439703A JP H0439703 A JPH0439703 A JP H0439703A JP 2147742 A JP2147742 A JP 2147742A JP 14774290 A JP14774290 A JP 14774290A JP H0439703 A JPH0439703 A JP H0439703A
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- 230000015654 memory Effects 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、自動制御系の制御をファジィ推論により行
うファジィコントローラおよびそのファジィコントロー
ラにデータを書き込むファジィコントロールデータ書込
装置に関する。
うファジィコントローラおよびそのファジィコントロー
ラにデータを書き込むファジィコントロールデータ書込
装置に関する。
（′ｂ）従来の技術
例えば、フィードバック制御系は第５図に示すように表
すことができる。同図において、コントローラは制御動
作信号に応じて制御対象に操作量を与える。変換部は制
御対象の制御量をフィードバックし、変換部より出力さ
れるフィードバック量と設定値との差が制御動作信号と
してコントローラに与えられる。
すことができる。同図において、コントローラは制御動
作信号に応じて制御対象に操作量を与える。変換部は制
御対象の制御量をフィードバックし、変換部より出力さ
れるフィードバック量と設定値との差が制御動作信号と
してコントローラに与えられる。
第５図に示した制御系は、従来より例えば第６図に示す
ように構成されている。第６図において入出力端子台７
から入力された制御量はフィルタ９により一定帯域の信
号が抽出され、Ａ／Ｄコンバーク５によりディジタルデ
ータに変換される。
ように構成されている。第６図において入出力端子台７
から入力された制御量はフィルタ９により一定帯域の信
号が抽出され、Ａ／Ｄコンバーク５によりディジタルデ
ータに変換される。
一方、目標設定部１１から設定された信号がＡ／Ｄコン
バータ４によりディジタルデータに変換される。ＣＰＵ
ＩはＲＯＭ２のプログラムを実行してＡ／Ｄコンバータ
４および５のデータをＲＡＭ３の所定領域にストアし、
目標値とフィードバック量との偏差を求め、これに対し
ＰＩＤ演算を行い、操作量のデータを求め、これをＤ／
Ａコンバータ６へ出力する。アンプ８はＤ／Ａコンバー
タ６の出力を増幅して入力端子台７を介して制御対象に
対し操作量を与える。
バータ４によりディジタルデータに変換される。ＣＰＵ
ＩはＲＯＭ２のプログラムを実行してＡ／Ｄコンバータ
４および５のデータをＲＡＭ３の所定領域にストアし、
目標値とフィードバック量との偏差を求め、これに対し
ＰＩＤ演算を行い、操作量のデータを求め、これをＤ／
Ａコンバータ６へ出力する。アンプ８はＤ／Ａコンバー
タ６の出力を増幅して入力端子台７を介して制御対象に
対し操作量を与える。
（Ｃ１発明が解決しようとする課題
ところが、このようなＣＰＵを用いたプログラム処理に
よるコントローラには次のような欠点があった。
よるコントローラには次のような欠点があった。
■ハードウェアが複雑であり装置全体が大型である。
■制御対象の正確なモデル化が困難な場合が多く、最適
制御を行うためのプログラム開発に長期間を要する。
制御を行うためのプログラム開発に長期間を要する。
■ＰＩＤ演算等を行うのに一定時間を要し、高速のもの
でも制御周期は例えば０．１秒程度であり、これ以上の
高速で自動制御することは困難である。
でも制御周期は例えば０．１秒程度であり、これ以上の
高速で自動制御することは困難である。
この発明の目的は、ＣＰＵを用いることなく、ディジタ
ル式のファジィコントローラおよびファジィコントロー
ルデータ書込装置によって上記従来の問題点を解消する
ことにある。
ル式のファジィコントローラおよびファジィコントロー
ルデータ書込装置によって上記従来の問題点を解消する
ことにある。
（ｄ１課題を解決するための手段
この発明のファジィコントローラは、入力値に応じたフ
ァジィ推論結果のデータが入力値に対応するアドレスに
予め書き込まれたメモリと、アナログ入力信号をディジ
タル信号に変換し、ディジタル信号を上記メモリのアド
レス信号として与えるＡ／Ｄコンバータと、 上記メモリの出力データをアナログ信号に変換し、推論
結果として出力するＤ／Ａコンバータとからなる。
ァジィ推論結果のデータが入力値に対応するアドレスに
予め書き込まれたメモリと、アナログ入力信号をディジ
タル信号に変換し、ディジタル信号を上記メモリのアド
レス信号として与えるＡ／Ｄコンバータと、 上記メモリの出力データをアナログ信号に変換し、推論
結果として出力するＤ／Ａコンバータとからなる。
また、この発明のファジィコントロールデータ書込装置
は、実際の制御系または制御系のシミュレータが接続さ
れ、入力値に応じた最適な操作量をファジィ推論するフ
ァジィ推論手段と、上記入力値を書込アドレスとして、
入力値の各値に応してファジィ推論された操作量データ
をメモリに書き込むメモリ書込手段とからなる。
は、実際の制御系または制御系のシミュレータが接続さ
れ、入力値に応じた最適な操作量をファジィ推論するフ
ァジィ推論手段と、上記入力値を書込アドレスとして、
入力値の各値に応してファジィ推論された操作量データ
をメモリに書き込むメモリ書込手段とからなる。
ｔｅ１作用
この発明のファジィコントローラでは、予め入力値に応
したファジィ推論結果のデータが入力値に対応するメモ
リのアドレスに書き込まれている。Ａ／Ｄコンバータは
アナログ入力信号をディジタル信号に変換し、ディジタ
ル信号を上記メモリのアドレス信号として与える。更に
、Ｄ／Ａコンバータは上記メモリの出力データをアナロ
グ信号に変換し、これを推論結果として出力する。した
がって、入力信号の入力に応じてファジィ推論された結
果が直ちにアナログ信号として出力される。その際ＣＰ
Ｕによる演算は不要であり、単純なハードウェアで極め
て処理速度の速いコントローラとして動作する。
したファジィ推論結果のデータが入力値に対応するメモ
リのアドレスに書き込まれている。Ａ／Ｄコンバータは
アナログ入力信号をディジタル信号に変換し、ディジタ
ル信号を上記メモリのアドレス信号として与える。更に
、Ｄ／Ａコンバータは上記メモリの出力データをアナロ
グ信号に変換し、これを推論結果として出力する。した
がって、入力信号の入力に応じてファジィ推論された結
果が直ちにアナログ信号として出力される。その際ＣＰ
Ｕによる演算は不要であり、単純なハードウェアで極め
て処理速度の速いコントローラとして動作する。
また、この発明のファジィコントロールデータ書込装置
では、ファジィ推論手段は、接続された実際の制御系ま
たはそのシミュレータからの入力値に応じた最適な操作
量をファジィ推論し、メモリ書込手段は上記入力値を書
込アドレスとして、各入力値に応してファジィ推論され
た操作量データをメモリに書き込む、したがって、開発
段階においてこのファジィコントロールデータ書込装置
によって、制御系に応じた最適なデータをメモリに書き
込み、そのメモリを実運転段階で前記ファジィコントロ
ーラのメモリとして用いることができる。
では、ファジィ推論手段は、接続された実際の制御系ま
たはそのシミュレータからの入力値に応じた最適な操作
量をファジィ推論し、メモリ書込手段は上記入力値を書
込アドレスとして、各入力値に応してファジィ推論され
た操作量データをメモリに書き込む、したがって、開発
段階においてこのファジィコントロールデータ書込装置
によって、制御系に応じた最適なデータをメモリに書き
込み、そのメモリを実運転段階で前記ファジィコントロ
ーラのメモリとして用いることができる。
（ｆｌ実施例
この発明の実施例であるファジィコントロールデータ書
込装置のブロック図を第１図に示す、同図において２点
鎖線より左側に示す部分がファジィコントロールデータ
書込装置であり、コンピュータ１２、ＲＯＭライタ１３
、Ｄ／Ａコンバータ１４およびＡ／Ｄコンバータ１５か
らなる。コンピュータ１２としては、例えば所謂パーソ
ナルコンピュータを用いることができ、後述するファジ
ィ演算を行う。ＲＯＭライタ１３はコンピュータ１２に
より求められた最終データを例えばＰ−ＲＯＭに書き込
む。Ｄ／Ａコンバータ１４は制御系１６へ操作量を出力
し、Ａ／Ｄコンバータ１５は制御系１６から設定値、フ
ィードバック量または制御動作信号更には制御動作信号
の微分信号あるいは積分信号等必要な入力信号を受は取
り、これをディジタルデータに変換する。
込装置のブロック図を第１図に示す、同図において２点
鎖線より左側に示す部分がファジィコントロールデータ
書込装置であり、コンピュータ１２、ＲＯＭライタ１３
、Ｄ／Ａコンバータ１４およびＡ／Ｄコンバータ１５か
らなる。コンピュータ１２としては、例えば所謂パーソ
ナルコンピュータを用いることができ、後述するファジ
ィ演算を行う。ＲＯＭライタ１３はコンピュータ１２に
より求められた最終データを例えばＰ−ＲＯＭに書き込
む。Ｄ／Ａコンバータ１４は制御系１６へ操作量を出力
し、Ａ／Ｄコンバータ１５は制御系１６から設定値、フ
ィードバック量または制御動作信号更には制御動作信号
の微分信号あるいは積分信号等必要な入力信号を受は取
り、これをディジタルデータに変換する。
第１図に示したコンピュータ１２は３人力２出力のファ
ジィ演算を行う。第２図（Ａ）〜（Ｅ）に入力変数およ
び出力変数のメンバシップ関数、第３図（Ａ）、 （
Ｂ）にファジィルールをそれぞれ示す。
ジィ演算を行う。第２図（Ａ）〜（Ｅ）に入力変数およ
び出力変数のメンバシップ関数、第３図（Ａ）、 （
Ｂ）にファジィルールをそれぞれ示す。
第２図（Ａ）、 （Ｂ）、 （Ｃ）はそれぞれ入力
変数ｕ、ｖ、ｗの各ラベルのファジィ集合を図形化した
ものである。また、第２図ＣＤ）、 （Ｅ）は出力変
数ｘ、 ｙの各ラベルのファジィ集合を図形化したも
のである。
変数ｕ、ｖ、ｗの各ラベルのファジィ集合を図形化した
ものである。また、第２図ＣＤ）、 （Ｅ）は出力変
数ｘ、 ｙの各ラベルのファジィ集合を図形化したも
のである。
また、第３図（Ａ）は３つの入力変数ｕ、 ｖ。
Ｗの各ラベルの組み合わせ条件（前件部）とこれに対応
する出力変数のラベル（後件部）との関係を展開して表
している。第３図（Ｂ）は同様に３つの入力変数の組み
合わせ条件に対する出力変数ｙのラベルの関係を表して
いる。例えば入力変数ｕ、ｖ、ｗのラベルがそれぞれＮ
、Ｐ、Ｚであれば出力変数Ｘのラベルは第３図（Ａ）に
示す“２３１“に対応して記憶されているラベルが選択
され、出力変数ｙのラベルは第３図（Ｂ）の“２３１”
に対応するラベルが選択される。出力変数のラベルして
は具体的にＮ、Ｚ、Ｐの何れか一つが定義されるかまた
は何れも定義されない（上記３つの入力変数のラベルの
組み合わせによるルールを定義しない場合）。
する出力変数のラベル（後件部）との関係を展開して表
している。第３図（Ｂ）は同様に３つの入力変数の組み
合わせ条件に対する出力変数ｙのラベルの関係を表して
いる。例えば入力変数ｕ、ｖ、ｗのラベルがそれぞれＮ
、Ｐ、Ｚであれば出力変数Ｘのラベルは第３図（Ａ）に
示す“２３１“に対応して記憶されているラベルが選択
され、出力変数ｙのラベルは第３図（Ｂ）の“２３１”
に対応するラベルが選択される。出力変数のラベルして
は具体的にＮ、Ｚ、Ｐの何れか一つが定義されるかまた
は何れも定義されない（上記３つの入力変数のラベルの
組み合わせによるルールを定義しない場合）。
第１図に示したコンピュータ１２は上記入力変数の各ラ
ベルのメンバシップ関数に基づき、入力値の所属度（前
件部メンバシップ値）を算出し、上記ファジィルールお
よび出力変数の各ラベルのメンバシップ関数に基づいて
出力変数の各ラベルの所属度（後件部メンバシップ値）
を算出し、その後更に確定値を算出する。
ベルのメンバシップ関数に基づき、入力値の所属度（前
件部メンバシップ値）を算出し、上記ファジィルールお
よび出力変数の各ラベルのメンバシップ関数に基づいて
出力変数の各ラベルの所属度（後件部メンバシップ値）
を算出し、その後更に確定値を算出する。
第２図に示した入力変数および出力変数の各ラベルのメ
ンバシップ関数および第３図に示したファジィルールは
実際の制御系またはそのシミュレータの動作試験の結果
に応じて適宜変更し、最適制御となるように定める。各
メンバシップ関数とファジィルールが定まればコンピュ
ータ１２（第１図参照）は３つの入力変数の採り得る値
の全ての組み合わせについて順次ファジィ推論を行い、
その結果をＲＯＭライタ１３へ出力する。その際ＲＯＭ
ライタ１３へは入力変数の各僅の組み合わせをＲＯＭ０
書込アドレスデータとして出力する次にこの発明の実施
例であるファジィコントローラのブロック図を第４図に
示す、第４図においてＲＯＭ２０および２１はそれぞれ
出力変数Ｘのファジィ推論結果および出力変数ｙのファ
ジィ推論結果が予め書き込まれたメモリであり、これら
は第１図に示したＲＯＭライタ１３によって作成された
ものである。フィルタ２２，２３．２４はそれぞれ入力
信号ｕ、ｖ、ｗの周波数帯域を制限し、所謂折り返し雑
音を防止する。Ａ／Ｄコンバータ２５，２６．２７はそ
れぞれフィルタ２２２３．２４の出力を一定周期でサン
プリングするとともに、ディジタルデータに変換する。
ンバシップ関数および第３図に示したファジィルールは
実際の制御系またはそのシミュレータの動作試験の結果
に応じて適宜変更し、最適制御となるように定める。各
メンバシップ関数とファジィルールが定まればコンピュ
ータ１２（第１図参照）は３つの入力変数の採り得る値
の全ての組み合わせについて順次ファジィ推論を行い、
その結果をＲＯＭライタ１３へ出力する。その際ＲＯＭ
ライタ１３へは入力変数の各僅の組み合わせをＲＯＭ０
書込アドレスデータとして出力する次にこの発明の実施
例であるファジィコントローラのブロック図を第４図に
示す、第４図においてＲＯＭ２０および２１はそれぞれ
出力変数Ｘのファジィ推論結果および出力変数ｙのファ
ジィ推論結果が予め書き込まれたメモリであり、これら
は第１図に示したＲＯＭライタ１３によって作成された
ものである。フィルタ２２，２３．２４はそれぞれ入力
信号ｕ、ｖ、ｗの周波数帯域を制限し、所謂折り返し雑
音を防止する。Ａ／Ｄコンバータ２５，２６．２７はそ
れぞれフィルタ２２２３．２４の出力を一定周期でサン
プリングするとともに、ディジタルデータに変換する。
バッファ２８．２９．３０はそれぞれＡ／Ｄコンバータ
２５．２６．２７の出力を一旦保持し、所定のタイミン
グでＲＯＭ２０および２１ヘアドレス信号として与える
。Ａ／Ｄコンバータ２５，２６．２７の出力分解能をそ
れぞれ６ビー／ トとするとＲＯＭ２０および２１のア
ドレスは１８ビツトで選択される。ＲＯＭ２０．２１は
それぞれ８ビツトデータを出力し、Ｄ／Ａコンバータ３
１，３２は各データをアナログ信号に変換し、増幅回路
３３゜３４は例えば０〜５■または４〜２０ｍＡの信号
として出力信号ｘ、ｙを出力する。タイミング制御回路
３５はサンプリングタイミング、ＲＯＭの続出タイミン
グ等を制御する。また、表示部３６は必要に応じて入力
信号または出力信号の値を表示する。
２５．２６．２７の出力を一旦保持し、所定のタイミン
グでＲＯＭ２０および２１ヘアドレス信号として与える
。Ａ／Ｄコンバータ２５，２６．２７の出力分解能をそ
れぞれ６ビー／ トとするとＲＯＭ２０および２１のア
ドレスは１８ビツトで選択される。ＲＯＭ２０．２１は
それぞれ８ビツトデータを出力し、Ｄ／Ａコンバータ３
１，３２は各データをアナログ信号に変換し、増幅回路
３３゜３４は例えば０〜５■または４〜２０ｍＡの信号
として出力信号ｘ、ｙを出力する。タイミング制御回路
３５はサンプリングタイミング、ＲＯＭの続出タイミン
グ等を制御する。また、表示部３６は必要に応じて入力
信号または出力信号の値を表示する。
このように複数の入力値を組み合わせてメモリのアドレ
スとしたことにより、複数の入力値の全ての組み合わせ
に応じたファジィ推論結果が得られる。なお、制御周期
は例えば１０ａｓｅｃ程度となってメモリの続出サイク
ルにまで短縮することができ、信号の入力から制御量の
出力まではＡ／Ｄ変換およびメモリの続出に要する時間
だけであり極めて短時間に制御することができる。
スとしたことにより、複数の入力値の全ての組み合わせ
に応じたファジィ推論結果が得られる。なお、制御周期
は例えば１０ａｓｅｃ程度となってメモリの続出サイク
ルにまで短縮することができ、信号の入力から制御量の
出力まではＡ／Ｄ変換およびメモリの続出に要する時間
だけであり極めて短時間に制御することができる。
（ｇ）発明の効果
この発明によれば、次にような効果を奏する。
■コントローラ自体にはＣＰＵが不要であり、小型化お
よび低コスト化が可能である。
よび低コスト化が可能である。
■コントローラ自体はＰＩＤ演算等のＣＰＵによる演算
が不要であり、メモリの続出制御だけであるため、高速
な制御が可能となる。
が不要であり、メモリの続出制御だけであるため、高速
な制御が可能となる。
■メモリ容量を太き（することによって容易に精度を高
めることができ、また多入力・多出力のコントローラを
容易に構成することができる。
めることができ、また多入力・多出力のコントローラを
容易に構成することができる。
■ファジィ推論によるオペレータの経験則を容易に組み
込むことができ、安定した自動制御が可能となる。
込むことができ、安定した自動制御が可能となる。
第１図は、この発明の実施例であるファジィコントロー
ルデータ書込装置のブロック図、第２図（Ａ）〜（Ｅ）
は各入力変数および出力変数についてのメンバシップ関
数を表す図、第３図（Ａ）（Ｂ）はファジィルールを表
す図である。第４図はこの発明の実施例であるファジィ
コントローラのブロック図である。第５図は一般的な自
動制御系のブロック図、第６図は従来の自動制御装置の
ブロック図である。
ルデータ書込装置のブロック図、第２図（Ａ）〜（Ｅ）
は各入力変数および出力変数についてのメンバシップ関
数を表す図、第３図（Ａ）（Ｂ）はファジィルールを表
す図である。第４図はこの発明の実施例であるファジィ
コントローラのブロック図である。第５図は一般的な自
動制御系のブロック図、第６図は従来の自動制御装置の
ブロック図である。
Claims (2)
- （１）入力値に応じたファジィ推論結果のデータが入力
値に対応するアドレスに予め書き込まれたメモリと、 アナログ入力信号をディジタル信号に変換し、ディジタ
ル信号を上記メモリのアドレス信号として与えるＡ／Ｄ
コンバータと、 上記メモリの出力データをアナログ信号に変換し、推論
結果として出力するＤ／Ａコンバータとからなるファジ
ィコントローラ。 - （２）実際の制御系または制御系のシミュレータが接続
され、入力値に応じた最適な操作量をファジィ推論する
ファジィ推論手段と、 上記入力値を書込アドレスとして、入力値の各値に応じ
てファジィ推論された操作量データをメモリに書き込む
メモリ書込手段とからなるファジィコントロールデータ
書込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147742A JPH0439703A (ja) | 1990-06-05 | 1990-06-05 | ファジィコントローラおよびファジィコントロールデータ書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147742A JPH0439703A (ja) | 1990-06-05 | 1990-06-05 | ファジィコントローラおよびファジィコントロールデータ書込装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439703A true JPH0439703A (ja) | 1992-02-10 |
Family
ID=15437120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147742A Pending JPH0439703A (ja) | 1990-06-05 | 1990-06-05 | ファジィコントローラおよびファジィコントロールデータ書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439703A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148997A (ja) * | 1992-11-13 | 1994-05-27 | Canon Inc | 画像処理装置 |
-
1990
- 1990-06-05 JP JP2147742A patent/JPH0439703A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148997A (ja) * | 1992-11-13 | 1994-05-27 | Canon Inc | 画像処理装置 |
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