JPH0439774B2 - - Google Patents
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- JPH0439774B2 JPH0439774B2 JP59020325A JP2032584A JPH0439774B2 JP H0439774 B2 JPH0439774 B2 JP H0439774B2 JP 59020325 A JP59020325 A JP 59020325A JP 2032584 A JP2032584 A JP 2032584A JP H0439774 B2 JPH0439774 B2 JP H0439774B2
- Authority
- JP
- Japan
- Prior art keywords
- gaas
- layer
- electrode
- type
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特に充分なドレイン耐圧
を備えて特性が良好で高出力に適する電界効果ト
ランジスタの構造に関する。
を備えて特性が良好で高出力に適する電界効果ト
ランジスタの構造に関する。
(b) 技術の背景
現在エレクトロニクスの主役となつているシリ
コン（Si）半導体装置の限界を超える高速化、低
消費電力化を実現するために、キヤリア特に電子
の移動度がシリコンより遥に大きいガリウム・砒
素（GaAs）などの化合物半導体を用いる半導体
装置の開発が推進されている。
コン（Si）半導体装置の限界を超える高速化、低
消費電力化を実現するために、キヤリア特に電子
の移動度がシリコンより遥に大きいガリウム・砒
素（GaAs）などの化合物半導体を用いる半導体
装置の開発が推進されている。
化合物半導体を用いるトランジスタとしては、
その製造工程がバイポーラトランジスタより簡単
であるなどの理由によつて電界効果トランジスタ
（以下FETと略称する）の開発が先行しており、
特に半絶縁性の化合物半導体を基板に用いて浮遊
容量を減少せしめたシヨツトキーバリア形FET
が主流となつている。
その製造工程がバイポーラトランジスタより簡単
であるなどの理由によつて電界効果トランジスタ
（以下FETと略称する）の開発が先行しており、
特に半絶縁性の化合物半導体を基板に用いて浮遊
容量を減少せしめたシヨツトキーバリア形FET
が主流となつている。
(c) 従来技術と問題点
半導体材料としてGaAsが用いられたシヨツト
キーバリア形FET（以下GaAsMESFETと略称す
る）は、例えばマイクロ波帯の増幅などに既に実
用化されている。
キーバリア形FET（以下GaAsMESFETと略称す
る）は、例えばマイクロ波帯の増幅などに既に実
用化されている。
第１図ａは高出力GaAs MESFETの構造の例
を示す斜視図であり、１は半絶縁性GaAs基板、
２はｎ型GaAs層である。各電極は電流容量を増
大するために櫛歯状にして組合わされており、Ｓ
はソース電極、Ｄはドレイン電極、Ｇはゲート電
極を示す。なお６は絶縁膜であるがその１部のみ
を図示している。
を示す斜視図であり、１は半絶縁性GaAs基板、
２はｎ型GaAs層である。各電極は電流容量を増
大するために櫛歯状にして組合わされており、Ｓ
はソース電極、Ｄはドレイン電極、Ｇはゲート電
極を示す。なお６は絶縁膜であるがその１部のみ
を図示している。
第１図ｂはGaAs MES FETの部分断面図で、
前図と同様に１は半絶縁性GaAs基板、２はｎ型
GaAs層を示し、また３はソース電極、４はドレ
イン電極、５はゲート電極、６は表面保護膜であ
る。
前図と同様に１は半絶縁性GaAs基板、２はｎ型
GaAs層を示し、また３はソース電極、４はドレ
イン電極、５はゲート電極、６は表面保護膜であ
る。
前記例の如きGaAs MES FETのソース及び
ドレイン電極は、電極とｎ型GaAs層との間に良
好なオーミツク接触を形成することを目的とし
て、従来例えば金ゲルマニウム合金（AuGe）を
厚さ30〔nm〕程度に被着し更に金（Au）をAuGe
膜上に厚さ300〔μｍ〕程度に被着して所要のパタ
ーンを形成した後に、例えば温度450〔℃〕、時間
２分間程度の加熱処理を施してAs，GeとGa，
Asとの相互拡散による合金化を行なつている。
ドレイン電極は、電極とｎ型GaAs層との間に良
好なオーミツク接触を形成することを目的とし
て、従来例えば金ゲルマニウム合金（AuGe）を
厚さ30〔nm〕程度に被着し更に金（Au）をAuGe
膜上に厚さ300〔μｍ〕程度に被着して所要のパタ
ーンを形成した後に、例えば温度450〔℃〕、時間
２分間程度の加熱処理を施してAs，GeとGa，
Asとの相互拡散による合金化を行なつている。
ｎ型GaAs層とオーミツク接触する電極構造と
しては、前記AuGe／Au構造にニツケル（Ni）
或いは白金（Pt）膜を挿入するAuGe／Ni／Au，
AuGe／Pt／Au構造、或いはGeに代えてシリコ
ン（Si）又は錫（Sn）を用いるなど種々の構造
が知られている。
しては、前記AuGe／Au構造にニツケル（Ni）
或いは白金（Pt）膜を挿入するAuGe／Ni／Au，
AuGe／Pt／Au構造、或いはGeに代えてシリコ
ン（Si）又は錫（Sn）を用いるなど種々の構造
が知られている。
前記の合金化は、ｎ型−化合物半導体表面
にこれに対してドナー不純物となるGe等を高濃
度にドープしてn+型領域を電極に整合して形成
する効果をもち、化合物半導体装置の製造プロセ
スとして広く行なわれている。しかしながらこの
合金化後の電極形成領域は通常半導体である
GaAs層に対して均一な合金層の状態とはならず
このため局所的な電流集中、電界分布が起こりや
すく電極の耐圧低下を招いている。
にこれに対してドナー不純物となるGe等を高濃
度にドープしてn+型領域を電極に整合して形成
する効果をもち、化合物半導体装置の製造プロセ
スとして広く行なわれている。しかしながらこの
合金化後の電極形成領域は通常半導体である
GaAs層に対して均一な合金層の状態とはならず
このため局所的な電流集中、電界分布が起こりや
すく電極の耐圧低下を招いている。
先に述べたGaAs MES FETなどにおいて高
出力を実現するためにはドレイン電圧を高く設定
することが必要であるが、従来の合金化を行なつ
た電極構造においてはしばしばドレイン耐圧が不
足する障害が発生しておりその改善が必要とされ
ている。
出力を実現するためにはドレイン電圧を高く設定
することが必要であるが、従来の合金化を行なつ
た電極構造においてはしばしばドレイン耐圧が不
足する障害が発生しておりその改善が必要とされ
ている。
ドレイン耐圧向上の手段として、ドレイン電極
形成領域に予め高濃度にドナー不純物を導入して
電界集中を緩和する方法などが既に知られている
が、GaAs等の化合物半導体においては加熱処理
温度の制限或いは保護膜やその他の要因により不
純物の活性化が完全には行なわれず、充分な高キ
ヤリア濃度が得られないなどの問題がある。
形成領域に予め高濃度にドナー不純物を導入して
電界集中を緩和する方法などが既に知られている
が、GaAs等の化合物半導体においては加熱処理
温度の制限或いは保護膜やその他の要因により不
純物の活性化が完全には行なわれず、充分な高キ
ヤリア濃度が得られないなどの問題がある。
(d) 発明の目的
本発明は前記問題点に対処して、GaAs系電界
効果トランジスタに関してそのドレイン耐圧が高
い信頼性をもつて向上する構造を提供することを
目的とする。
効果トランジスタに関してそのドレイン耐圧が高
い信頼性をもつて向上する構造を提供することを
目的とする。
(e) 発明の構成
本発明の前記目的は、ガリウム・砒素化合物半
導体層上にインジウム・ガリウム・砒素化合物半
導体層が組成が連続的に変化する領域を含んで設
けられ、該インジウム・ガリウム・砒素化合物半
導体層にシヨツトキー接触するドレイン電極を備
えてなる電界効果トランジスタを含んでなる半導
体置により達成される。
導体層上にインジウム・ガリウム・砒素化合物半
導体層が組成が連続的に変化する領域を含んで設
けられ、該インジウム・ガリウム・砒素化合物半
導体層にシヨツトキー接触するドレイン電極を備
えてなる電界効果トランジスタを含んでなる半導
体置により達成される。
すなわち本発明によるドレイン電極の構造で
は、従来の合金化を伴なうオーミツク接触電極構
造に代えて、シヨツトキー接触構造を採用する。
このシヨツトキー接触のバリアポテンシヤルを後
に説明する如く低い値に選択的に設定するため
に、ドレイン電極を配設する半導体層をインジウ
ム・ガリウム・砒素化合物（InxGa1-xAs）とし、
このInxGa1-xAs層とGaAs基体との間を連続的に
インジウム（In）の組成比を変化させたIny
Ga1-yAs（０≦ｙ≦ｘ）領域でつなぐことによつ
て、格子不整合及び電子親和力の差によるバリア
を消減させる。
は、従来の合金化を伴なうオーミツク接触電極構
造に代えて、シヨツトキー接触構造を採用する。
このシヨツトキー接触のバリアポテンシヤルを後
に説明する如く低い値に選択的に設定するため
に、ドレイン電極を配設する半導体層をインジウ
ム・ガリウム・砒素化合物（InxGa1-xAs）とし、
このInxGa1-xAs層とGaAs基体との間を連続的に
インジウム（In）の組成比を変化させたIny
Ga1-yAs（０≦ｙ≦ｘ）領域でつなぐことによつ
て、格子不整合及び電子親和力の差によるバリア
を消減させる。
シヨツトキー接触電極は、合金化を伴なう従来
のオーミツク接触電極に比較して、界面が非常に
滑らかに形成されて局所的な電界集中を生じない
ためにその耐圧が向上する。またドレイン電極と
しては、シヨツトキー接触の順方向ポテンシヤル
降下によるドレイン端抵抗を生ずるために電極領
域内の電界の均等化が促進されて耐圧の改善に有
利である。
のオーミツク接触電極に比較して、界面が非常に
滑らかに形成されて局所的な電界集中を生じない
ためにその耐圧が向上する。またドレイン電極と
しては、シヨツトキー接触の順方向ポテンシヤル
降下によるドレイン端抵抗を生ずるために電極領
域内の電界の均等化が促進されて耐圧の改善に有
利である。
しかしながらシヨツトキー接触するドレイン電
極を用いるならばシヨツトキーバリアφBによる
電力損失の発生は免れられない。従来ゲート電極
等で行なわれている如きｎ型GaAsとのシヨツト
キー接触では、例えば金（Au）で0.9〔eV〕、アル
ミニウム（Al）で0.8〔eV〕程度以上のバリアが
あり電力損失が大きい。これに対して、本発明に
用いるInxGa1-xAsと金属のシヨツトキー接触で
は、Inの組成比Ｘの増大とともにシヨツトキーバ
リアφBが抵減する。第２図はAuとInxGal-xAsと
の間のシヨツトキーバリアφBの組成比Ｘとの相
関を示す。
極を用いるならばシヨツトキーバリアφBによる
電力損失の発生は免れられない。従来ゲート電極
等で行なわれている如きｎ型GaAsとのシヨツト
キー接触では、例えば金（Au）で0.9〔eV〕、アル
ミニウム（Al）で0.8〔eV〕程度以上のバリアが
あり電力損失が大きい。これに対して、本発明に
用いるInxGa1-xAsと金属のシヨツトキー接触で
は、Inの組成比Ｘの増大とともにシヨツトキーバ
リアφBが抵減する。第２図はAuとInxGal-xAsと
の間のシヨツトキーバリアφBの組成比Ｘとの相
関を示す。
シヨツトキーバリアによる電力損失の抑制と、
他方電流路長の差によるドレイン電極面の電流密
度分布のかたよりを平均化するために僅かのシヨ
ツトキーバリアを設けることとを考慮して、Inの
組成比Ｘによつてシヨツトキーバリア高さを通常
1.0乃至0.4〔eV〕程度に選択抑制してFETの特性
を最適化することができる。
他方電流路長の差によるドレイン電極面の電流密
度分布のかたよりを平均化するために僅かのシヨ
ツトキーバリアを設けることとを考慮して、Inの
組成比Ｘによつてシヨツトキーバリア高さを通常
1.0乃至0.4〔eV〕程度に選択抑制してFETの特性
を最適化することができる。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第３図ａは本発明の実施例を示す断面図、同図
ｂはそのドレイン側のエネルギーバンド図であ
る。
ｂはそのドレイン側のエネルギーバンド図であ
る。
本実施例は半絶縁性GaAs基板１１上に分子線
エピタキシヤル成長方法（MBE）或いは有機金
属熱分解気相成長方法（MOCVD）によつて下
記の半体層を積層形成した半導体基体を用いてい
る。すなわち１２は例えば不純物濃度１×1017
〔cm-3〕、厚さ0.5〔μｍ〕程度のｎ型GaAs層、１
３は例えば不純物濃度が５×1017〔cm-3〕程度で、
Inの組成比がGaAs層１２と連続してＸ＝０から
次第に増加し厚さ約0.5〔μｍ〕の上面においてＸ
＝0.5となるn+型InxGa1-xAs層、１４は層１３と
同一不純物濃度で組成も連続するn+型In0.5Ga0.5
As層で厚さは約50〔μｍ〕である。この層１４は
必ずしも必要ではないが、これを設けることによ
つて製造プロセスの安定性が向上する。
エピタキシヤル成長方法（MBE）或いは有機金
属熱分解気相成長方法（MOCVD）によつて下
記の半体層を積層形成した半導体基体を用いてい
る。すなわち１２は例えば不純物濃度１×1017
〔cm-3〕、厚さ0.5〔μｍ〕程度のｎ型GaAs層、１
３は例えば不純物濃度が５×1017〔cm-3〕程度で、
Inの組成比がGaAs層１２と連続してＸ＝０から
次第に増加し厚さ約0.5〔μｍ〕の上面においてＸ
＝0.5となるn+型InxGa1-xAs層、１４は層１３と
同一不純物濃度で組成も連続するn+型In0.5Ga0.5
As層で厚さは約50〔μｍ〕である。この層１４は
必ずしも必要ではないが、これを設けることによ
つて製造プロセスの安定性が向上する。
この半導体基体のドレイン電極形成領域以外の
n+型InGaAs層１４及び１３の除去をレジストマ
スクを用いて、例えば臭素（Br2）を0.5〜１％含
むメタルール（CH3OH）溶液でGaAs面が露出
するまで行なつている。ソース電極１５を
AuGe／Auを用いて従来技術によりｎ型GaAs層
１２上に配設し、次いでドレイン電極１６、本実
施例においてはAuを用いて、n+型In0.5Ca0.5As層
１４上に配設する。ゲート電極１７は従来技術に
よりｎ型GaAs層１２を選択的にエツチングした
リセスにAlを用いて配設する。
n+型InGaAs層１４及び１３の除去をレジストマ
スクを用いて、例えば臭素（Br2）を0.5〜１％含
むメタルール（CH3OH）溶液でGaAs面が露出
するまで行なつている。ソース電極１５を
AuGe／Auを用いて従来技術によりｎ型GaAs層
１２上に配設し、次いでドレイン電極１６、本実
施例においてはAuを用いて、n+型In0.5Ca0.5As層
１４上に配設する。ゲート電極１７は従来技術に
よりｎ型GaAs層１２を選択的にエツチングした
リセスにAlを用いて配設する。
本実施例のドレイン電極１６とn+型In0.5Ga0.5
As層１４との間のシヨツトキー接触のバリア高
さφBは約0.2〔eV〕であつて、第３図ｂに見られ
る如く従来のｎ型GaAs上のシヨツキー接触に比
較して大幅に低減されている。更にn+型
InxGa1-xAs（０≦ｘ≦0.5）層１３によつてエネル
ギーバンドは滑らかに接続されて半導体基体内に
ポテンシヤルの段差を生じていない。
As層１４との間のシヨツトキー接触のバリア高
さφBは約0.2〔eV〕であつて、第３図ｂに見られ
る如く従来のｎ型GaAs上のシヨツキー接触に比
較して大幅に低減されている。更にn+型
InxGa1-xAs（０≦ｘ≦0.5）層１３によつてエネル
ギーバンドは滑らかに接続されて半導体基体内に
ポテンシヤルの段差を生じていない。
以上の説明はゲート電極が半導体基体に対して
シヨツトキー接触するMESFETを対象としてい
るが、本発明は接合形FET及び絶縁ゲート形
FETについても同様に適用することができる。
シヨツトキー接触するMESFETを対象としてい
るが、本発明は接合形FET及び絶縁ゲート形
FETについても同様に適用することができる。
(g) 発明の効果
以上説明した如く本発明によれば、電界効果ト
ランジスタの電極中高耐圧が必要であるドレイン
電極を任意に選択できる低いバリアのシヨツトキ
ー接触電極とし、かつ半導体内のポテンシヤル差
の発生を防止することによつて、充分なドレイン
耐圧を有しかつ電力効率も良好な高出力の電界効
果トランジスタを実現することができる。
ランジスタの電極中高耐圧が必要であるドレイン
電極を任意に選択できる低いバリアのシヨツトキ
ー接触電極とし、かつ半導体内のポテンシヤル差
の発生を防止することによつて、充分なドレイン
耐圧を有しかつ電力効率も良好な高出力の電界効
果トランジスタを実現することができる。
第１図ａ及びｂはGaAs MES FETの従来例
を示す斜視図及び断面図、第２図はInGaAsの組
成比とシヨツトキーバリア高さとの相関の例を示
す図、第３図ａは本発明の実施例の断面図、同図
ｂはそのエネルギーバンド図である。 図において、１１は半絶縁性GaAs基板、１２
はｎ型GaAs層、１３はn+型InxGa1-xAs（０≦ｘ
≦0.5）層、１４はn+型In0.5Ga0.5As層、１５はソ
ース電極、１６はドレイン電極、１７はゲート電
極を示す。
を示す斜視図及び断面図、第２図はInGaAsの組
成比とシヨツトキーバリア高さとの相関の例を示
す図、第３図ａは本発明の実施例の断面図、同図
ｂはそのエネルギーバンド図である。 図において、１１は半絶縁性GaAs基板、１２
はｎ型GaAs層、１３はn+型InxGa1-xAs（０≦ｘ
≦0.5）層、１４はn+型In0.5Ga0.5As層、１５はソ
ース電極、１６はドレイン電極、１７はゲート電
極を示す。
Claims (1)
- １ ガリウム・砒素化合物半導体層上にインジウ
ム・ガリウム・砒素化合物半導体層が組成が連続
的に変化する領域を含んで設けられ、該インジウ
ム・ガリウム・砒素化合物半導体層にシヨツトキ
ー接触するドレイン電極を備えてなる電界効果ト
ランジスタを含んでなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020325A JPS60164366A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020325A JPS60164366A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164366A JPS60164366A (ja) | 1985-08-27 |
| JPH0439774B2 true JPH0439774B2 (ja) | 1992-06-30 |
Family
ID=12023978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020325A Granted JPS60164366A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164366A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283278B1 (en) * | 1987-03-18 | 1993-06-23 | Fujitsu Limited | Compound semiconductor device having nonalloyed ohmic contacts |
-
1984
- 1984-02-06 JP JP59020325A patent/JPS60164366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60164366A (ja) | 1985-08-27 |
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