JPH0440117A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0440117A JPH0440117A JP2148401A JP14840190A JPH0440117A JP H0440117 A JPH0440117 A JP H0440117A JP 2148401 A JP2148401 A JP 2148401A JP 14840190 A JP14840190 A JP 14840190A JP H0440117 A JPH0440117 A JP H0440117A
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- Japan
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- circuit
- clock
- state
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目 次］
概要
産業上の利用分野
従来の技術（第８図）
発明が解決しようとする課題（第９図）課題を解決する
ための手段（第１図） 作 用（第１図） 実施例（第２〜７図） 発明の効果 てＰＬＬ回路の引き込み状態を監視する引き込み状態監
視回路と、高い周波数のクロック位相を比較する第１の
位相比較器と、低い周波数のクロック位相を比較する第
２の位相比較器とをそなえ、引き込み状態監視回路によ
って、ＰＬＬ回路が引き込み状態にないと判断された場
合は、第２の位相比較器の比較結果に基づきＶＣＯを制
御し、引き込み状態監視回路によって、ＰＬＬ回路が引
き込み状態にあると判断された場合は、第１の位相比較
器の比較結果に基づきＶＣＯを制御するように構成する
。
ための手段（第１図） 作 用（第１図） 実施例（第２〜７図） 発明の効果 てＰＬＬ回路の引き込み状態を監視する引き込み状態監
視回路と、高い周波数のクロック位相を比較する第１の
位相比較器と、低い周波数のクロック位相を比較する第
２の位相比較器とをそなえ、引き込み状態監視回路によ
って、ＰＬＬ回路が引き込み状態にないと判断された場
合は、第２の位相比較器の比較結果に基づきＶＣＯを制
御し、引き込み状態監視回路によって、ＰＬＬ回路が引
き込み状態にあると判断された場合は、第１の位相比較
器の比較結果に基づきＶＣＯを制御するように構成する
。
［概 要］
外部から位相関係を規定され周波数の異なる２種のクロ
ックから装置内部で使用するタイミング信号等の信号を
発生させるＰＬＬ回路に関し、小さい回路規模で、クロ
ックの擾乱に対する影響を受けないようにすることを目
的とし、２種の周波数のうち低い周波数のクロックとＰ
ＬＬ回路の生成したクロックとの位相関係によっ［産業
上の利用分野］ 本発明は、外部から位相関係を規定され周波数ノ異なる
２種のクロックから装置内部で使用するタイミング信号
等の信号を発生させるためのＰＬＬ回路に関する。
ックから装置内部で使用するタイミング信号等の信号を
発生させるＰＬＬ回路に関し、小さい回路規模で、クロ
ックの擾乱に対する影響を受けないようにすることを目
的とし、２種の周波数のうち低い周波数のクロックとＰ
ＬＬ回路の生成したクロックとの位相関係によっ［産業
上の利用分野］ 本発明は、外部から位相関係を規定され周波数ノ異なる
２種のクロックから装置内部で使用するタイミング信号
等の信号を発生させるためのＰＬＬ回路に関する。
例えば、伝送装置においては、局に設置されたクロック
供給装置から安定した６４ｋＨｚと８ｋＨｚのクロック
の供給を受けているのが一般的である。
供給装置から安定した６４ｋＨｚと８ｋＨｚのクロック
の供給を受けているのが一般的である。
ここで、６４ｋＨｚのクロックは周波数を規定するため
に使用され、８ｋＨｚのクロックは絶対位相を規定する
ためのものとして使用される。
に使用され、８ｋＨｚのクロックは絶対位相を規定する
ためのものとして使用される。
［従来の技術］
第８図は従来のＰＬＬ回路のブロック図であるが、この
第８図に示すＰＬＬ回路は１位相比較器１０１、／Ｌｚ
−プフィルタ１０２．ＶＣ○（電圧制御発振器）１０３
．ループカウンタ１０４．第２カウンタ１０５．デコー
ダ１０６．エツジ検出回路１０７をそなえて構成されて
いる。
第８図に示すＰＬＬ回路は１位相比較器１０１、／Ｌｚ
−プフィルタ１０２．ＶＣ○（電圧制御発振器）１０３
．ループカウンタ１０４．第２カウンタ１０５．デコー
ダ１０６．エツジ検出回路１０７をそなえて構成されて
いる。
このような構成により１位相比較器１０１で、外部入力
６４ ｋ Ｈｚクロックを基準クロックとして受けて、
この外部入力６４ｋＨｚクロツクとＶＣＯ１０３の出力
をループカウンタ１０４で分周したフィードバック信号
（内部発生６４ｋＨｚクロツク）との位相比較が行なわ
れ、更にこの位相比較器１０１の出力がループフィルタ
１０２ｔｔ介してＶＣＯ１０３の制御入力端へ供給され
て、このＶＣＯ１０３の出力がループカウンタ１０４に
てＮ分周されて再度位相比較器１０１へ入力されるよう
になっている・ また、第２カウンタ１０５では、ＶＣＯ１０３の出力を
カウントアツプしていき、その計数値を出力するが、こ
の第２カウンタ１０５は、８ｋＨｚクロツクのエツジを
検出するエツジ検出回路１０７の出力によって、８ｋＨ
ｚクロツクの変化点でリセットされるようになっている
。
６４ ｋ Ｈｚクロックを基準クロックとして受けて、
この外部入力６４ｋＨｚクロツクとＶＣＯ１０３の出力
をループカウンタ１０４で分周したフィードバック信号
（内部発生６４ｋＨｚクロツク）との位相比較が行なわ
れ、更にこの位相比較器１０１の出力がループフィルタ
１０２ｔｔ介してＶＣＯ１０３の制御入力端へ供給され
て、このＶＣＯ１０３の出力がループカウンタ１０４に
てＮ分周されて再度位相比較器１０１へ入力されるよう
になっている・ また、第２カウンタ１０５では、ＶＣＯ１０３の出力を
カウントアツプしていき、その計数値を出力するが、こ
の第２カウンタ１０５は、８ｋＨｚクロツクのエツジを
検出するエツジ検出回路１０７の出力によって、８ｋＨ
ｚクロツクの変化点でリセットされるようになっている
。
そして、この第２カウンタ１０５の出力は、デコーダ１
０６を介して所要の信号に変換されて、装置内部で使用
するタイミング信号等の信号として出力されるようにな
っている。
０６を介して所要の信号に変換されて、装置内部で使用
するタイミング信号等の信号として出力されるようにな
っている。
このようにして外部入力６４ ｋ Ｈｚクロックを位相
比較クロックとして使用することにより、必要な周波数
を生成したのち、ＰＬＬ回路で生成したクロックで動作
する第２カウンタ１０５を外部入力８ｋＨｚクロツクの
変化点で周期的に初期化することで、８ ｋ Ｈｚクロ
ックとの位相関係を調整しているのである。
比較クロックとして使用することにより、必要な周波数
を生成したのち、ＰＬＬ回路で生成したクロックで動作
する第２カウンタ１０５を外部入力８ｋＨｚクロツクの
変化点で周期的に初期化することで、８ ｋ Ｈｚクロ
ックとの位相関係を調整しているのである。
［発明が解決しようとする課題］
しかしながら、このような従来のＰＬＬ回路では、８ｋ
Ｈｚクロツクに擾乱（ジッタ）が生じた場合には、第２
カウンタ１０５が８ ｋ Ｈｚクロックに擾乱に合わせ
て擾乱を受けてしまうという問題点がある。
Ｈｚクロツクに擾乱（ジッタ）が生じた場合には、第２
カウンタ１０５が８ ｋ Ｈｚクロックに擾乱に合わせ
て擾乱を受けてしまうという問題点がある。
そこで、第９図に示すように、Ｎ段保護回路１０８を設
けて、外部入力８ｋＨｚクロツクにおいて所定の位相が
Ｎ回連続して存在したときのみリセットを受は付けるよ
うにして、８ｋＨｚクロツクに対していわゆる「８段保
護」をとることも考えられるが、この場合は、回路規模
の増大を招くほか、保護段数をこえる擾乱に対しては無
力であるという問題点がある。
けて、外部入力８ｋＨｚクロツクにおいて所定の位相が
Ｎ回連続して存在したときのみリセットを受は付けるよ
うにして、８ｋＨｚクロツクに対していわゆる「８段保
護」をとることも考えられるが、この場合は、回路規模
の増大を招くほか、保護段数をこえる擾乱に対しては無
力であるという問題点がある。
なお、第９図において、第８図と同じ符号の部分はほぼ
同様の部分を示している。
同様の部分を示している。
本発明は、このような問題点に鑑みなされたもので、小
さい回路規模で、クロックの擾乱に対する影響を受ける
ことがない、ＰＬＬ回路を提供することを目的としてい
る。
さい回路規模で、クロックの擾乱に対する影響を受ける
ことがない、ＰＬＬ回路を提供することを目的としてい
る。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。
この第１図に示すＰＬＬ回路も、位相関係が規定され相
互に周波数が整数倍の関係で異なる２種のクロックを受
け、これら２種の周波数のうち高い周波数のクロックに
ロックし、且つ、２種のクロックで位相規定されたタイ
ミング信号を発生するＰＬＬ回路についてのものである
が、まず、１は引き込み状態監視回路で、この引き込み
状態監視回路１は、２種の周波数のうち低い周波数のク
ロックとＰＬＬ回路の生成したクロックとの位相関係に
よってＰＬＬ回路の引き込み状態を監視するものである
。
互に周波数が整数倍の関係で異なる２種のクロックを受
け、これら２種の周波数のうち高い周波数のクロックに
ロックし、且つ、２種のクロックで位相規定されたタイ
ミング信号を発生するＰＬＬ回路についてのものである
が、まず、１は引き込み状態監視回路で、この引き込み
状態監視回路１は、２種の周波数のうち低い周波数のク
ロックとＰＬＬ回路の生成したクロックとの位相関係に
よってＰＬＬ回路の引き込み状態を監視するものである
。
２は高い周波数のクロック位相を比較する第１の位相比
較器、３は低い周波数のクロック位相を比較する第２の
位相比較器である６ ４は選択回路で、この選択回路４は、引き込み状態監視
回路１によって、ＰＬＬ回路が引き込み状態にないと判
断された場合は、第２の位相比較器３の比較結果をルー
プフィルタ５を介してｖｃｏＧ側へ出力し、引き込み状
態監視回路１によって、ＰＬＬ回路が引き込み状態にあ
ると判断された場合は、第１の位相比較器２の比較結果
をループフィルタ５を介してＶＣＯ６側へ出力するよう
に切り替わるものである。
較器、３は低い周波数のクロック位相を比較する第２の
位相比較器である６ ４は選択回路で、この選択回路４は、引き込み状態監視
回路１によって、ＰＬＬ回路が引き込み状態にないと判
断された場合は、第２の位相比較器３の比較結果をルー
プフィルタ５を介してｖｃｏＧ側へ出力し、引き込み状
態監視回路１によって、ＰＬＬ回路が引き込み状態にあ
ると判断された場合は、第１の位相比較器２の比較結果
をループフィルタ５を介してＶＣＯ６側へ出力するよう
に切り替わるものである。
なお、ループカウンタ７はｖＣ○６の出力を１／Ｎに逓
倍するもので、分局器８はループカウンタ７の出力を更
に整数倍に分周するものである。
倍するもので、分局器８はループカウンタ７の出力を更
に整数倍に分周するものである。
また、ループカウンタ７の出力は分周器８のほか第１の
位相比較器２へ入力されている。
位相比較器２へ入力されている。
さらに、分局器８の出力は引き込み状態監視回路１と第
２の位相比較器３へ入力されるようになっている。
２の位相比較器３へ入力されるようになっている。
［作 用コ
上述の本発明のＰＬＬ回路では、引き込み状態監視回路
１によって、ＰＬＬ回路が引き込み状態にないと判断さ
れた場合は、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６を制御し、引き込み状態監視回路１によって、Ｐ
ＬＬ回路が引き込み状態にあると判断された場合は、第
１の位相比較器２の比較結果に基づきＶＣＯ６を制御す
ることが行なわれる。
１によって、ＰＬＬ回路が引き込み状態にないと判断さ
れた場合は、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６を制御し、引き込み状態監視回路１によって、Ｐ
ＬＬ回路が引き込み状態にあると判断された場合は、第
１の位相比較器２の比較結果に基づきＶＣＯ６を制御す
ることが行なわれる。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すブロック図であるが、
この第２図に示すＰＬＬ回路も、位相関係が規定され相
互に周波数が整数倍の関係で異なる２種のクロック（６
４ｋＨｚクロツク、８ｋＨ２クロツク）を受け、これら
２種の周波数のうち高い周波数のクロック（６４ｋ Ｈ
ｚクロック）にロックし、且つ、これら２種のクロック
で位相規定されたタイミング信号を発生するＰＬＬ回路
についてのものであり、このために、このＰＬＬ回路は
、引き込み状態監視回路１．第１の位相比較器２．第２
の位相比較器３２選択回路４．ループフィルタ５．ＶＣ
Ｏ６，７Ｌ／−ブカウンタ７，１７８分周器８．デコー
ダ９をそなえて構成されている。
この第２図に示すＰＬＬ回路も、位相関係が規定され相
互に周波数が整数倍の関係で異なる２種のクロック（６
４ｋＨｚクロツク、８ｋＨ２クロツク）を受け、これら
２種の周波数のうち高い周波数のクロック（６４ｋ Ｈ
ｚクロック）にロックし、且つ、これら２種のクロック
で位相規定されたタイミング信号を発生するＰＬＬ回路
についてのものであり、このために、このＰＬＬ回路は
、引き込み状態監視回路１．第１の位相比較器２．第２
の位相比較器３２選択回路４．ループフィルタ５．ＶＣ
Ｏ６，７Ｌ／−ブカウンタ７，１７８分周器８．デコー
ダ９をそなえて構成されている。
ここで、引き込み状態監視回路１は、２種の周波数のう
ち低い周波数のクロック（外部入力８ｋＨｚクロツク）
とＰＬＬ回路の生成した内部入力８ ｋ Ｈｚクロック
との位相関係によってＰＬＬ回路の引き込み状態を監視
するもので、このため、この引き込み状態監視回路１は
、第３図に示すように、ループカウンタＩＡ、デコーダ
ＩＢ、ＪＫフリップフロップＩＣ〜ＩＥ、ゲート回路Ｉ
Ｆ〜ＩＫ、ＤフリップフロップＩＬ〜ＩＮをそなえて構
成されている。
ち低い周波数のクロック（外部入力８ｋＨｚクロツク）
とＰＬＬ回路の生成した内部入力８ ｋ Ｈｚクロック
との位相関係によってＰＬＬ回路の引き込み状態を監視
するもので、このため、この引き込み状態監視回路１は
、第３図に示すように、ループカウンタＩＡ、デコーダ
ＩＢ、ＪＫフリップフロップＩＣ〜ＩＥ、ゲート回路Ｉ
Ｆ〜ＩＫ、ＤフリップフロップＩＬ〜ＩＮをそなえて構
成されている。
ここで、ループカウンタＩＡは、分周器８の出力［内部
発生８ ｋ Ｈｚクロック；第４図（ａ）参照］を受け
て、０〜７までのカウントを繰り返すもので、デコーダ
ＩＢは、ループカウンタＩＡからのカウント値を受けて
、カウント値が１，３゜５．７になると、それぞれその
旨の出力を出すものである。
発生８ ｋ Ｈｚクロック；第４図（ａ）参照］を受け
て、０〜７までのカウントを繰り返すもので、デコーダ
ＩＢは、ループカウンタＩＡからのカウント値を受けて
、カウント値が１，３゜５．７になると、それぞれその
旨の出力を出すものである。
ＪＫフリップフロップＩＣはそのＪ入力端にデコーダＩ
Ｂの１カウント呂力を受けるとともにそのに入力端にデ
コーダＩＢの３カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｂ）のようになる。
Ｂの１カウント呂力を受けるとともにそのに入力端にデ
コーダＩＢの３カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｂ）のようになる。
ＪＫフリップフロップＩＤはそのＪ入力端にデコーダＩ
Ｂの５カウント出力を受けるとともにそのに入力端にデ
コーダＩＢの７カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｃ）のようになる。
Ｂの５カウント出力を受けるとともにそのに入力端にデ
コーダＩＢの７カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｃ）のようになる。
ゲート回路ＩＦはＪＫフリップフロップＩＣの出力と外
部入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］を反
転させたものとのＡＮＤ （論理積）をとるもので、ゲ
ート回路ＩＧはＪＫフリップフロップＩＧの出力と外部
入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］とのＡ
ＮＤをとるもので、ゲート回路ＩＨはゲート回路ＩＦ、
１Ｇの出力のＯＲ（論理和）をとるもので、このゲート
回路ＩＨの出力波形は第４図（ｅ）のようになる。この
第４図（ｅ）から、ゲート回路ＩＨの出力は外部入力８
ｋＨｚクロツクとずれがある分だけハイ（Ｈ）出力とな
る。
部入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］を反
転させたものとのＡＮＤ （論理積）をとるもので、ゲ
ート回路ＩＧはＪＫフリップフロップＩＧの出力と外部
入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］とのＡ
ＮＤをとるもので、ゲート回路ＩＨはゲート回路ＩＦ、
１Ｇの出力のＯＲ（論理和）をとるもので、このゲート
回路ＩＨの出力波形は第４図（ｅ）のようになる。この
第４図（ｅ）から、ゲート回路ＩＨの出力は外部入力８
ｋＨｚクロツクとずれがある分だけハイ（Ｈ）出力とな
る。
ゲート回路１工は、反転ゲートで、ゲート回路ＩＨから
の出力を反転してＤフリップフロップＩＬのセット端へ
入力するものである。
の出力を反転してＤフリップフロップＩＬのセット端へ
入力するものである。
ＤフリップフロップＩＬはそのセット端でゲー回路１工
の出力を受けるもので、その出方は順次Ｄフリップフロ
ップＬＭ、ＩＮへと入力されるようになっている。
の出力を受けるもので、その出方は順次Ｄフリップフロ
ップＬＭ、ＩＮへと入力されるようになっている。
ゲート回路ＩＪはＤフリップフロップＩＭ、ＩＮのＡＮ
Ｄをとるもので、ゲート回路ＩＫはＤフリップフロップ
ＬＭ、ＩＮのＮＯＲをとるものである。
Ｄをとるもので、ゲート回路ＩＫはＤフリップフロップ
ＬＭ、ＩＮのＮＯＲをとるものである。
ＪＫフリップフロップＩＥは選択信号比カ用のフリップ
フロップであるが、そのＪ入力端へはゲート回路ＩＪの
出力が入力され、そのに人力端へはゲート回路ＩＫの出
力が入力されている。
フロップであるが、そのＪ入力端へはゲート回路ＩＪの
出力が入力され、そのに人力端へはゲート回路ＩＫの出
力が入力されている。
これにより、内部発生８ ｋ Ｈｚクロックと外部入力
８ ｋ Ｈｚクロックとにずれがある間（引き込み状態
にない間）と、内部発生８ｋＨｚクロツクと外部入力８
ｋＨｚクロツクとにずれがない間（引き込み状態にある
間）とで、選択信号のレベルを変えることができる。す
なわち、引き込み状態にない間は、選択信号がＨレベル
になり、引き込み状態になると、選択信号はＬレベルに
なるのである。
８ ｋ Ｈｚクロックとにずれがある間（引き込み状態
にない間）と、内部発生８ｋＨｚクロツクと外部入力８
ｋＨｚクロツクとにずれがない間（引き込み状態にある
間）とで、選択信号のレベルを変えることができる。す
なわち、引き込み状態にない間は、選択信号がＨレベル
になり、引き込み状態になると、選択信号はＬレベルに
なるのである。
さらに、第２図に示す第１の位相比較器２は、外部入力
６４ ｋ Ｈｚクロックと内部発生６４ｋＨｚクロツク
とを入力として、これらのクロック間の位相を比較する
もので、第２の位相比較器３は。
６４ ｋ Ｈｚクロックと内部発生６４ｋＨｚクロツク
とを入力として、これらのクロック間の位相を比較する
もので、第２の位相比較器３は。
外部入力８ｋＨｚクロツクと内部発生８ｋＨｚクロツク
とを入力として、これらのクロック間の位相を比較する
もので、各位相比較器２，３は、いずれも位相進み９位
相遅れ検出用のＤフリップフロップ２Ａ、２Ｂ ； ３
Ａ、３Ｂと、反転ゲート回路２Ｃ，２Ｄ；３Ｃ，３Ｄを
そなえて構成されている。
とを入力として、これらのクロック間の位相を比較する
もので、各位相比較器２，３は、いずれも位相進み９位
相遅れ検出用のＤフリップフロップ２Ａ、２Ｂ ； ３
Ａ、３Ｂと、反転ゲート回路２Ｃ，２Ｄ；３Ｃ，３Ｄを
そなえて構成されている。
これにより、第１の位相比較器２では、外部入力６４
ｋ Ｈｚクロックの位相が内部発生６４ｋＨｚクロツク
の位相に対して進んでいる場合は、Ｄフリップフロップ
２ＡからＨレベル出力が出る一方［第５図（ａ）〜（ｄ
）参照］、外部入力６４ｋＨｚクロツクの位相が内部発
生６４ｋＨｚクロツクの位相に対して遅れると、Ｄフリ
ップフロップ２ＢからＨレベル出力が出るようになって
いる［第５図（ａ）、（ｅ）〜（ｇ）参照］。なお、外
部入力６４ｋＨｚクロツクの位相と内部発生６４ｋＨｚ
クロツクの位相とが同じときは、Ｄフリップフロップ２
Ａ、２Ｂ共にＬレベルとなっている［第５図（ａ）（ｈ
）〜（ｊ）参照］。
ｋ Ｈｚクロックの位相が内部発生６４ｋＨｚクロツク
の位相に対して進んでいる場合は、Ｄフリップフロップ
２ＡからＨレベル出力が出る一方［第５図（ａ）〜（ｄ
）参照］、外部入力６４ｋＨｚクロツクの位相が内部発
生６４ｋＨｚクロツクの位相に対して遅れると、Ｄフリ
ップフロップ２ＢからＨレベル出力が出るようになって
いる［第５図（ａ）、（ｅ）〜（ｇ）参照］。なお、外
部入力６４ｋＨｚクロツクの位相と内部発生６４ｋＨｚ
クロツクの位相とが同じときは、Ｄフリップフロップ２
Ａ、２Ｂ共にＬレベルとなっている［第５図（ａ）（ｈ
）〜（ｊ）参照］。
同様にして、第２の位相比較器３でも、外部入力８ｋＨ
ｚクロツクの位相が内部発生８ｋＨｚクロツクの位相に
対して進んでいる場合は、Ｄフリップフロップ３Ａから
Ｈレベル出力が出る一方、外部入力８ ｋ Ｈｚクロッ
クの位相が内部発生８ｋＨｚクロツクの位相に対して遅
れると、Ｄフリップフロップ３ＢからＨレベル出力が出
るようになっている。なお、外部入力８ｋＨｚクロツク
の位相と内部発生８ｋＨｚクロツクの位相とが同じとき
に、Ｄフリップフロップ２Ｇ、２Ｄ共にＬレベルどなっ
ている点も同じである［第５図（ａ）〜（ｊ）参照］。
ｚクロツクの位相が内部発生８ｋＨｚクロツクの位相に
対して進んでいる場合は、Ｄフリップフロップ３Ａから
Ｈレベル出力が出る一方、外部入力８ ｋ Ｈｚクロッ
クの位相が内部発生８ｋＨｚクロツクの位相に対して遅
れると、Ｄフリップフロップ３ＢからＨレベル出力が出
るようになっている。なお、外部入力８ｋＨｚクロツク
の位相と内部発生８ｋＨｚクロツクの位相とが同じとき
に、Ｄフリップフロップ２Ｇ、２Ｄ共にＬレベルどなっ
ている点も同じである［第５図（ａ）〜（ｊ）参照］。
また１選択回路４は、引き込み状態監視回路１によって
、ＰＬＬ回路が引き込み状態にないと判断された場合は
、第２の位相比較器３の比較結果をループフィルタ５を
介してＶＣＯ６側へ出力し、引き込み状態監視回路１に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器２の比較結果をループフィル
タ５を介してＶＣＯ６側へ出力するように切り替わるも
のであり、このために、選択回路４は、４つのＡＮＤゲ
ート回路４Ａ〜４Ｄ、反転ゲート回路４Ｅ。
、ＰＬＬ回路が引き込み状態にないと判断された場合は
、第２の位相比較器３の比較結果をループフィルタ５を
介してＶＣＯ６側へ出力し、引き込み状態監視回路１に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器２の比較結果をループフィル
タ５を介してＶＣＯ６側へ出力するように切り替わるも
のであり、このために、選択回路４は、４つのＡＮＤゲ
ート回路４Ａ〜４Ｄ、反転ゲート回路４Ｅ。
２つのＮＯＲゲート回路４Ｆ、４Ｇをそなえて構成され
ている。
ている。
ここで、ＡＮＤゲート回路４Ａは第１の位相比較器２の
Ｄフリップフロップ２Ａの出力と反転ゲート４Ｅの出力
（反転選択信号）とのＡＮＤをとるもので、ＡＮＤゲー
ト回路４Ｂは第１の位相比較器２のＤフリップフロップ
２Ｂの出力と反転ゲート４Ｅの出力（反転選択信号）と
のＡＮＤをとるもので、ＡＮＤゲート回路４Ｃは第２の
位相比較器３のＤフリップフロップ３Ａの出力と選択信
号とのＡＮＤをとるもので、ＡＮＤゲート回路４Ｄは第
２の位相比較器３のＤフリップフロップ３Ｂの出力と選
択信号とのＡＮＤをとるものである。
Ｄフリップフロップ２Ａの出力と反転ゲート４Ｅの出力
（反転選択信号）とのＡＮＤをとるもので、ＡＮＤゲー
ト回路４Ｂは第１の位相比較器２のＤフリップフロップ
２Ｂの出力と反転ゲート４Ｅの出力（反転選択信号）と
のＡＮＤをとるもので、ＡＮＤゲート回路４Ｃは第２の
位相比較器３のＤフリップフロップ３Ａの出力と選択信
号とのＡＮＤをとるもので、ＡＮＤゲート回路４Ｄは第
２の位相比較器３のＤフリップフロップ３Ｂの出力と選
択信号とのＡＮＤをとるものである。
これにより１選択信号がＨレベルのときはＡＮＤゲート
回路４Ａ、４Ｂへの入力が出力され、選択信号がＬレベ
ルのときはＡＮＤゲート回路４Ｃ。
回路４Ａ、４Ｂへの入力が出力され、選択信号がＬレベ
ルのときはＡＮＤゲート回路４Ｃ。
４Ｄへの入力が出力されるようになっている。
また、ＮＯＲゲート回路４ＦはＡＮＤゲート回路４Ａ、
４ＢのＮＯＲをとるもので、ＮＯＲゲート回路４ＧはＡ
ＮＤゲート回路４Ｇ、４ＤのＮＯＲをとるものである。
４ＢのＮＯＲをとるもので、ＮＯＲゲート回路４ＧはＡ
ＮＤゲート回路４Ｇ、４ＤのＮＯＲをとるものである。
ループフィルタ５は、２つの３ステートバッファ４Ａ、
５Ｂと積分回路（ローパスフィルタ）をなす抵抗Ｒ，Ｒ
，コンデンサＣとで構成されているが、３ステートバツ
フア５ＡはＮＯＲゲート回路４Ｆの出力に基づき抵抗Ｒ
を通じてのコンデンサＣへの充電を制御するもので、３
ステートバツフア５ＢはＮＯＲゲート回路４Ｇの出力に
基づき抵抗Ｒを通じてのコンデンサＣへの放電を制御す
るものである。
５Ｂと積分回路（ローパスフィルタ）をなす抵抗Ｒ，Ｒ
，コンデンサＣとで構成されているが、３ステートバツ
フア５ＡはＮＯＲゲート回路４Ｆの出力に基づき抵抗Ｒ
を通じてのコンデンサＣへの充電を制御するもので、３
ステートバツフア５ＢはＮＯＲゲート回路４Ｇの出力に
基づき抵抗Ｒを通じてのコンデンサＣへの放電を制御す
るものである。
ＶＣＯ６はループフィルタ５の出力に応じて発振周波数
を制御できる電圧制御発振器である。
を制御できる電圧制御発振器である。
なお、ループカウンタ７はＶＣＯ６の出力を１７Ｎに逓
倍して、内部発生６４ ｋ Ｈｚクロックを生成するも
ので、そのカウンタ値はデコーダ９で適宜デコードされ
るようになっている。
倍して、内部発生６４ ｋ Ｈｚクロックを生成するも
ので、そのカウンタ値はデコーダ９で適宜デコードされ
るようになっている。
分局器８はループカウンタ７の出力を更に８分周して、
内部発生８ｋＨｚクロツクを生成するものである。
内部発生８ｋＨｚクロツクを生成するものである。
デコーダ９は、ループカウンタ７のカウント値をデコー
ドして、装置内部で使用するタイミング信号等の信号を
発生させるものである。
ドして、装置内部で使用するタイミング信号等の信号を
発生させるものである。
上述の構成により、局から供給される安定した外部入力
６４ｋＨｚクロツク、８ｋＨｚクロツクに対して内部発
生６４ｋＨｚクロツク、８ｋＨｚクロツクがアンロック
の場合（引き込まれていない号合）は、引き込み状態監
視回路１からＨレベルの第２の位相比較器選択信号が出
されるので、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６が制御される。第６図（ａ）〜（ｆ）に、８ｋＨ
ｚクロックによる位相引き込み中での外部入力６４ｋＨ
ｚクロツク、外部入力８ｋＨｚクロツク。
６４ｋＨｚクロツク、８ｋＨｚクロツクに対して内部発
生６４ｋＨｚクロツク、８ｋＨｚクロツクがアンロック
の場合（引き込まれていない号合）は、引き込み状態監
視回路１からＨレベルの第２の位相比較器選択信号が出
されるので、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６が制御される。第６図（ａ）〜（ｆ）に、８ｋＨ
ｚクロックによる位相引き込み中での外部入力６４ｋＨ
ｚクロツク、外部入力８ｋＨｚクロツク。
内部発生６４ ｋ Ｈｚクロック、内部発生８ ｋ Ｈ
ｚクロック、進み制御パルス信号（Ｄフリップフロップ
３Ａ出力）、遅れ制御パルス信号（Ｄフリップフロップ
３Ｂ出力）の波形図を示す。
ｚクロック、進み制御パルス信号（Ｄフリップフロップ
３Ａ出力）、遅れ制御パルス信号（Ｄフリップフロップ
３Ｂ出力）の波形図を示す。
そして、外部入力８ｋＨｚクロツクと内部発生８ｋＨｚ
クロツクどうしが、第６図の斜線部内に入ると、８ ｋ
Ｈｚクロックロックと判定され、引き込み状態監視回
路１からＬレベルの第１の位相比較器選択信号が出され
る。これにより、外部入力６４ ｋ Ｈｚクロックと内
部発生６４ｋＨｚクロツクとの間で位相比較された第１
の位相比較器２の比較結果に基づき、ＶＣＯ６を制御す
ることが行なわれる。第７図（ａ） 〜（ｆ）に、６４
ｋＨ２クロツクによる位相引き込み中での外部入力６４
ｋＨｚクロツク、外部入力８ ｋ Ｈｚクロック。
クロツクどうしが、第６図の斜線部内に入ると、８ ｋ
Ｈｚクロックロックと判定され、引き込み状態監視回
路１からＬレベルの第１の位相比較器選択信号が出され
る。これにより、外部入力６４ ｋ Ｈｚクロックと内
部発生６４ｋＨｚクロツクとの間で位相比較された第１
の位相比較器２の比較結果に基づき、ＶＣＯ６を制御す
ることが行なわれる。第７図（ａ） 〜（ｆ）に、６４
ｋＨ２クロツクによる位相引き込み中での外部入力６４
ｋＨｚクロツク、外部入力８ ｋ Ｈｚクロック。
内部発生６４ｋＨｚクロツク、内部発生８ｋＨｚクロツ
ク、進み制御パルス信号（Ｄフリップフロップ３Ａ出力
）、遅れ制御パルス信号（Ｄフリップフロップ３Ｂ出力
）の波形図を示す。
ク、進み制御パルス信号（Ｄフリップフロップ３Ａ出力
）、遅れ制御パルス信号（Ｄフリップフロップ３Ｂ出力
）の波形図を示す。
このようにして最初は８ｋＨｚクロックで位相引き込み
を行ない、８ ｋ Ｈｚクロックで引き込み状態になる
と、その後に６４ｋＨｚクロックで位相引き込みを行な
うので、いかなるクロックの擾乱に対しても安定したタ
イミング信号が得られるのである。
を行ない、８ ｋ Ｈｚクロックで引き込み状態になる
と、その後に６４ｋＨｚクロックで位相引き込みを行な
うので、いかなるクロックの擾乱に対しても安定したタ
イミング信号が得られるのである。
また、従来の回路のように、第２カウンタやエツジ検出
回路、Ｎ段保護回路等が不要になるので、回路規模を小
さくできる利点もある。
回路、Ｎ段保護回路等が不要になるので、回路規模を小
さくできる利点もある。
なお、上記の実施例では、位相関係が規定された６４ｋ
Ｈｚクロックと８ ｋ Ｈｚクロックとを受け、６４ｋ
Ｈｚクロックにロックし、且つ、６４ｋＨｚクロック、
８ｋＨｚクロックで位相規定されたタイミングを発生す
るＰＬＬ回路について説明したが、−船釣に位相関係が
規定され相互に周波数が整数倍の関係で異なる２種のク
ロックを受け、これらの２種の周波数のうち高い周波数
のクロックにロックし、且つ、２種のクロックで位相規
定されたタイミングを発生するＰＬＬ回路にも、本発明
を適用できるものである。
Ｈｚクロックと８ ｋ Ｈｚクロックとを受け、６４ｋ
Ｈｚクロックにロックし、且つ、６４ｋＨｚクロック、
８ｋＨｚクロックで位相規定されたタイミングを発生す
るＰＬＬ回路について説明したが、−船釣に位相関係が
規定され相互に周波数が整数倍の関係で異なる２種のク
ロックを受け、これらの２種の周波数のうち高い周波数
のクロックにロックし、且つ、２種のクロックで位相規
定されたタイミングを発生するＰＬＬ回路にも、本発明
を適用できるものである。
［発明の効果］
以上詳述したように、本発明のＰＬＬ回路によれば、引
き込み状態監視回路によって、ＰＬＬ回路が引き込み状
態にないと判断された場合は、第２の位相比較器の比較
結果に基づきＶＣＯを制御し、引き込み状態監視回路に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器の比較結果に基づきＶＣＯを
制御するように構成されているので、小さい回路規模で
、クロックの擾乱に対する影響を受けないという利点が
ある。
き込み状態監視回路によって、ＰＬＬ回路が引き込み状
態にないと判断された場合は、第２の位相比較器の比較
結果に基づきＶＣＯを制御し、引き込み状態監視回路に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器の比較結果に基づきＶＣＯを
制御するように構成されているので、小さい回路規模で
、クロックの擾乱に対する影響を受けないという利点が
ある。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示すブロック図。
第３図は引き込み状態監視回路のブロック図、第４図は
引き込み状態監視回路での動作波形図、第５図は位相比
較器での動作波形図、 第６図はアンロック状態（８ｋＨｚクロック位相引き込
み中）の動作波形図、 第７図はロック状態（６４ｋＨｚクロック位相引き込み
中）の動作波形図、 第８，９図はいずれも従来例を示すブロック図である。 図において、 １は引き込み状態監視回路、 ＩＡはループカウンタ、 １Ｂはデコーダ、 ＩＣ〜ＩＥはＪＫフリップフロップ、 ＩＦ〜ＩＫはゲート回路、 ＩＬ〜ＩＮはＤフリップフロップ。 ２は第１の位相比較器。 ２Ａ、２ＢはＤフリップフロップ、 ２Ｃ，２Ｄは反転ゲート回路。 ３は第２の位相比較器。 ３Ａ、３ＢはＤフリップフロップ、 ３Ｇ、３Ｄは反転ゲート回路、 ４は選択回路、 ４Ａ〜４ＤはＡＮＤゲート回路、 ４Ｅは反転ゲート回路。 ４Ｆ〜４ＧはＮＯＲゲート回路、 ５はループフィルタ、 ５Ａ、５Ｂは３ステートバツフア、 ６はＶＣＯｌ ７はループカウンタ、 ８は分局器、 ９はデコーダである。
引き込み状態監視回路での動作波形図、第５図は位相比
較器での動作波形図、 第６図はアンロック状態（８ｋＨｚクロック位相引き込
み中）の動作波形図、 第７図はロック状態（６４ｋＨｚクロック位相引き込み
中）の動作波形図、 第８，９図はいずれも従来例を示すブロック図である。 図において、 １は引き込み状態監視回路、 ＩＡはループカウンタ、 １Ｂはデコーダ、 ＩＣ〜ＩＥはＪＫフリップフロップ、 ＩＦ〜ＩＫはゲート回路、 ＩＬ〜ＩＮはＤフリップフロップ。 ２は第１の位相比較器。 ２Ａ、２ＢはＤフリップフロップ、 ２Ｃ，２Ｄは反転ゲート回路。 ３は第２の位相比較器。 ３Ａ、３ＢはＤフリップフロップ、 ３Ｇ、３Ｄは反転ゲート回路、 ４は選択回路、 ４Ａ〜４ＤはＡＮＤゲート回路、 ４Ｅは反転ゲート回路。 ４Ｆ〜４ＧはＮＯＲゲート回路、 ５はループフィルタ、 ５Ａ、５Ｂは３ステートバツフア、 ６はＶＣＯｌ ７はループカウンタ、 ８は分局器、 ９はデコーダである。
Claims (2)
- （１）位相関係が規定され相互に周波数が整数倍の関係
で異なる２種のクロックを受け、これら２種の周波数の
うち高い周波数のクロックにロックし、且つ、該２種の
クロックで位相規定されたタイミング信号を発生するＰ
ＬＬ回路において、該２種の周波数のうち低い周波数の
クロックと該ＰＬＬ回路の生成したクロックとの位相関
係によって該ＰＬＬ回路の引き込み状態を監視する引き
込み状態監視回路（１）と、 該高い周波数のクロック位相を比較する第１の位相比較
器（２）と、 該低い周波数のクロック位相を比較する第２の位相比較
器（３）とをそなえ、 該引き込み状態監視回路（１）によって、該ＰＬＬ回路
が引き込み状態にないと判断された場合は、該第２の位
相比較器（３）の比較結果に基づきＶＣＯ（６）を制御
し、該引き込み状態監視回路（１）によって、該ＰＬＬ
回路が引き込み状態にあると判断された場合は、該第１
の位相比較器（２）の比較結果に基づきＶＣＯ（６）を
制御するように構成されたことを 特徴とする、ＰＬＬ回路。 - （２）該引き込み状態監視回路（１）によって、該ＰＬ
Ｌ回路が引き込み状態にないと判断された場合は、該第
２の位相比較器（３）の比較結果を該ＶＣＯ（６）側へ
出力し、該引き込み状態監視回路（１）によって、該Ｐ
ＬＬ回路が引き込み状態にあると判断された場合は、該
第１の位相比較器（２）の比較結果を該ＶＣＯ（６）側
へ出力するように切り替わる選択回路（４）が設けられ
たことを特徴とする、請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148401A JPH0440117A (ja) | 1990-06-06 | 1990-06-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148401A JPH0440117A (ja) | 1990-06-06 | 1990-06-06 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440117A true JPH0440117A (ja) | 1992-02-10 |
Family
ID=15451960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148401A Pending JPH0440117A (ja) | 1990-06-06 | 1990-06-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241519A (ja) * | 1991-01-14 | 1992-08-28 | Nec Corp | クロック発生回路 |
| JPH0766723A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| JPWO2009001414A1 (ja) * | 2007-06-22 | 2010-08-26 | 富士通マイクロエレクトロニクス株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014522A (ja) * | 1983-07-06 | 1985-01-25 | Mitsubishi Electric Corp | デジタル信号に同期したクロツク信号発生装置 |
-
1990
- 1990-06-06 JP JP2148401A patent/JPH0440117A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014522A (ja) * | 1983-07-06 | 1985-01-25 | Mitsubishi Electric Corp | デジタル信号に同期したクロツク信号発生装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241519A (ja) * | 1991-01-14 | 1992-08-28 | Nec Corp | クロック発生回路 |
| JPH0766723A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| JPWO2009001414A1 (ja) * | 2007-06-22 | 2010-08-26 | 富士通マイクロエレクトロニクス株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
| JP4667525B2 (ja) * | 2007-06-22 | 2011-04-13 | 富士通セミコンダクター株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
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