JPH0440375A - 周波数検出器 - Google Patents
周波数検出器Info
- Publication number
- JPH0440375A JPH0440375A JP14656590A JP14656590A JPH0440375A JP H0440375 A JPH0440375 A JP H0440375A JP 14656590 A JP14656590 A JP 14656590A JP 14656590 A JP14656590 A JP 14656590A JP H0440375 A JPH0440375 A JP H0440375A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- frequency
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 16
- 230000001186 cumulative effect Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数検出器に関する。
従来の周波数検出器について図面を参照して説明する。
第３図は従来の周波数検出器の一例を示すブロツク図で
ある。
ある。
第３図において、従来の周波数検出器は、周波数を検出
しようとする入力源信号Ａ１が入力すると、先ず入力が
０以上なら１を、０より小さいなら０を出力するコンパ
レータ（ＣＯＭＰ）１１へ入力し、ＣＯＭＰＩＩの出力
Ｂ、と、ＣＯＭＰｌｌの出力を入力に対してサンプリン
グ間隔の遅延を与える遅延器１２へ入力した出力とを２
つの入力の排他的論理和を出力するＥＸＯＲ１３へ入力
し、ＥＸＯＲ１３の出力Ｃ，の立上りエッチをエッヂカ
ウンタ１４で一定時間カウントすることにより、周波数
を検出する構成となっていた。
しようとする入力源信号Ａ１が入力すると、先ず入力が
０以上なら１を、０より小さいなら０を出力するコンパ
レータ（ＣＯＭＰ）１１へ入力し、ＣＯＭＰＩＩの出力
Ｂ、と、ＣＯＭＰｌｌの出力を入力に対してサンプリン
グ間隔の遅延を与える遅延器１２へ入力した出力とを２
つの入力の排他的論理和を出力するＥＸＯＲ１３へ入力
し、ＥＸＯＲ１３の出力Ｃ，の立上りエッチをエッヂカ
ウンタ１４で一定時間カウントすることにより、周波数
を検出する構成となっていた。
上述した従来の周波数検出器は、入力信号のゼロクロス
ポイントをカウントする構成となっているので、第４図
（ａ）に示す入力源信号のようにオフセットがない場合
、問題なく検出できるが、第４図（ｂ）に示す入力源信
号のようにオフセット量が０より大きい場合、ゼロクロ
スポイントが存在せず、カウントできないという欠点が
ある。
ポイントをカウントする構成となっているので、第４図
（ａ）に示す入力源信号のようにオフセットがない場合
、問題なく検出できるが、第４図（ｂ）に示す入力源信
号のようにオフセット量が０より大きい場合、ゼロクロ
スポイントが存在せず、カウントできないという欠点が
ある。
〔課題を解決するための手段〕
本発明の周波数検出器は、外部からのサンプリングクロ
ックを入力して分周する外部リセ・ット入力付の分周器
と、この分周器の出力及び外部リセット入力信号を入力
とする論理積回路と、この論理積回路の出力をリセット
信号として入力し又周波数を求めようとする外部からの
入力源信号の前記サンプリングクロックでサンプリング
され複数ビットに符号化されたパラレルの入力ディジタ
ル信号をデータとして入力するレベル累積加算器と、こ
のレベル累積加算器の出力を入力とし前記分周器の分周
周期を予想される前記入力源信号のぼほ１周期の前記サ
ンプリングクロックのｎ個分（ｎ＝２″２ｍ≧２の整数
）減算するＩｏｇ２ｎビットのレベルシフタと、前記論
理積回路の出力をクロックにし前記レベルシフタからの
複数ビットの入力をスレッショルドデータとして出力す
る外部リセット入力付ダイナミックフリップフロップと
、前記入力ディジタル信号を入力データとし前記ダイナ
ミックフリップフロップの出力をスレッショルド値とし
て入力するコンパレータと、このコンパレータの出力を
入力とする遅延器と、前記コンパレータの出力及び前記
遅延器の出力を入力とする排他的論理和回路と、この排
他的論理和回路からの出力を予め設定した期間カウント
する外部リセット入力付エッヂカウンタとを有している
。
ックを入力して分周する外部リセ・ット入力付の分周器
と、この分周器の出力及び外部リセット入力信号を入力
とする論理積回路と、この論理積回路の出力をリセット
信号として入力し又周波数を求めようとする外部からの
入力源信号の前記サンプリングクロックでサンプリング
され複数ビットに符号化されたパラレルの入力ディジタ
ル信号をデータとして入力するレベル累積加算器と、こ
のレベル累積加算器の出力を入力とし前記分周器の分周
周期を予想される前記入力源信号のぼほ１周期の前記サ
ンプリングクロックのｎ個分（ｎ＝２″２ｍ≧２の整数
）減算するＩｏｇ２ｎビットのレベルシフタと、前記論
理積回路の出力をクロックにし前記レベルシフタからの
複数ビットの入力をスレッショルドデータとして出力す
る外部リセット入力付ダイナミックフリップフロップと
、前記入力ディジタル信号を入力データとし前記ダイナ
ミックフリップフロップの出力をスレッショルド値とし
て入力するコンパレータと、このコンパレータの出力を
入力とする遅延器と、前記コンパレータの出力及び前記
遅延器の出力を入力とする排他的論理和回路と、この排
他的論理和回路からの出力を予め設定した期間カウント
する外部リセット入力付エッヂカウンタとを有している
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本実施例は外部からのサンプリングク
ロック（ＣＬＫ）を入力して分周する外部リセット入力
付の分周器７と、この分周器７の出力及び外部リセット
入力信号（Ｒ３Ｔ）を入力とする論理積回路８と、この
論理積回路８の出力をリセット信号として入力し又周波
数を求めようとする外部からの入力源信号のサンプリン
グクロック（ＣＬＫ）でサンプリングされ複数ビットに
符号化されたパラレルの入力ディジタル信号Ａをデータ
として入力するレベル累積加算器１と、このレベル累積
加算器１の出力を入力とじ分周器７の分周周期を予想さ
れる入力源信号のぼほ１周期であるサンプリングクロッ
ク（ＣＬＫ）のｎ個分減算する１ｏｇ２ｎビットのレベ
ルシフタ（ＳＩＦＴ）５と、論・埋積回路８の出力をク
ロックにしレベルシフタ（ＳＩＦＴ）５からの複数ビッ
トの入力をスレッショルドデータとして出力する外部リ
セット入力付ダイナミックフリップフロップ（Ｄ−ＦＦ
）６と、入力ディジタル信号Ａを入力データとしダイナ
ミックフリップフロップ（Ｄ−ＦＦ）６の出力をスレッ
ショルド値として入力するコンパレータ（ＣＯＭＰ）２
と、このコンパレータ（ＣＯＭＰ）２の出力を入力とす
る遅延器（ＤＬ）３と、コンパレータ（ＣＯＭＰ）２の
出力及び遅延器（ＤＬ）３の出力を入力とすると排他的
論理和口＆！８９と、この排他的論理和回路９からの出
力を予め設定した期間カウントする外部リセット入力付
エッヂカウンタ４とを有して構成している。
ロック（ＣＬＫ）を入力して分周する外部リセット入力
付の分周器７と、この分周器７の出力及び外部リセット
入力信号（Ｒ３Ｔ）を入力とする論理積回路８と、この
論理積回路８の出力をリセット信号として入力し又周波
数を求めようとする外部からの入力源信号のサンプリン
グクロック（ＣＬＫ）でサンプリングされ複数ビットに
符号化されたパラレルの入力ディジタル信号Ａをデータ
として入力するレベル累積加算器１と、このレベル累積
加算器１の出力を入力とじ分周器７の分周周期を予想さ
れる入力源信号のぼほ１周期であるサンプリングクロッ
ク（ＣＬＫ）のｎ個分減算する１ｏｇ２ｎビットのレベ
ルシフタ（ＳＩＦＴ）５と、論・埋積回路８の出力をク
ロックにしレベルシフタ（ＳＩＦＴ）５からの複数ビッ
トの入力をスレッショルドデータとして出力する外部リ
セット入力付ダイナミックフリップフロップ（Ｄ−ＦＦ
）６と、入力ディジタル信号Ａを入力データとしダイナ
ミックフリップフロップ（Ｄ−ＦＦ）６の出力をスレッ
ショルド値として入力するコンパレータ（ＣＯＭＰ）２
と、このコンパレータ（ＣＯＭＰ）２の出力を入力とす
る遅延器（ＤＬ）３と、コンパレータ（ＣＯＭＰ）２の
出力及び遅延器（ＤＬ）３の出力を入力とすると排他的
論理和口＆！８９と、この排他的論理和回路９からの出
力を予め設定した期間カウントする外部リセット入力付
エッヂカウンタ４とを有して構成している。
次に、本実施例の動作について説明する。
第１図に示す回路構成において、複数ビットパラレルの
入力ディジタル信号Ａはレベル累積加算器１及びコンパ
レータ（ＣＯＭＰ）２に入力する。レベル累積加算器１
の出力ＥはＳ Ｉ ＦＴ５に入力しＳ Ｉ ＦＴ５でシ
フトした出力ＦをＤ−ＦＦ６へ入力し、Ｄ−ＦＦ６の出
力ＧをＣＯＭＰ２のスレッショルド値として入力とする
。一方、分周器７はサンプリングクロック（ＣＬＫ）Ｉ
を入力し、サンプリングクロック（ＣＬＫ）のｎクロッ
ク間隔でパルスを発生し、その出力Ｊとリセット信号（
ＲＳＴ）Ｌとの論理ＭＫがレベル累積加算器１のリセッ
トおよびＤ−ＦＦ６のクロックへ入力する。又、Ｓ Ｉ
ＦＴ５のレベルシフト幅は分周器の分周周期（ｎクロ
ック）に対応して、１ｏｇ２ｎビットである。従って、
ＣＭＯＰ２のスレッショルド値入力Ｇは分周器７の分周
周期（ｎクロック）毎に入力ディジタル信号Ａに対応し
て更新される。
入力ディジタル信号Ａはレベル累積加算器１及びコンパ
レータ（ＣＯＭＰ）２に入力する。レベル累積加算器１
の出力ＥはＳ Ｉ ＦＴ５に入力しＳ Ｉ ＦＴ５でシ
フトした出力ＦをＤ−ＦＦ６へ入力し、Ｄ−ＦＦ６の出
力ＧをＣＯＭＰ２のスレッショルド値として入力とする
。一方、分周器７はサンプリングクロック（ＣＬＫ）Ｉ
を入力し、サンプリングクロック（ＣＬＫ）のｎクロッ
ク間隔でパルスを発生し、その出力Ｊとリセット信号（
ＲＳＴ）Ｌとの論理ＭＫがレベル累積加算器１のリセッ
トおよびＤ−ＦＦ６のクロックへ入力する。又、Ｓ Ｉ
ＦＴ５のレベルシフト幅は分周器の分周周期（ｎクロ
ック）に対応して、１ｏｇ２ｎビットである。従って、
ＣＭＯＰ２のスレッショルド値入力Ｇは分周器７の分周
周期（ｎクロック）毎に入力ディジタル信号Ａに対応し
て更新される。
ＣＯＭＰ２の出力Ｂとこの出力Ｂを遅延器（ＤＬ）３へ
入力して得た出力Ｈとを排他的論理和回路９へ入力し、
その出力Ｃをエッヂカウンタ４へ入力し、カウント値り
を得る。
入力して得た出力Ｈとを排他的論理和回路９へ入力し、
その出力Ｃをエッヂカウンタ４へ入力し、カウント値り
を得る。
以上の様な動作をリセット（ＲＳＴ）入力後、予め設定
した一定時間行うことにより、入力ディジタル信号Ａの
周波数として出力りが得られる。
した一定時間行うことにより、入力ディジタル信号Ａの
周波数として出力りが得られる。
第２図は第１図に示す実施例による機能シミュレーショ
ン結果の一例を示す図である。
ン結果の一例を示す図である。
第２図において信号（６）が入力ディジタル信号Ａの入
力源信号で信号（７）がコンパレータ（ＣｏＭＰ）２の
スレッショルド値入力Ｇであるが、この信号（７）Ｇが
入力源信号（６）のオフセット量の変動に応じ、分周器
７の出力パルスとリセットとの論理積信号（３）Ｋによ
り、更新される。このスレッショルド値（７）Ｇを基に
、入力ディジタル信号Ａについてコンパレータした結果
が信号（８）Ｂで、この信号（８）Ｂ及び信号（８）Ｂ
に１サンプリング間隔の遅延を与えた信号との排他的論
理和が信号（９）Ｃでこの信号（９）Ｃをエッヂカウン
タ４へ入力した出力（カウント数）が信号（１０）Ｄで
ある。
力源信号で信号（７）がコンパレータ（ＣｏＭＰ）２の
スレッショルド値入力Ｇであるが、この信号（７）Ｇが
入力源信号（６）のオフセット量の変動に応じ、分周器
７の出力パルスとリセットとの論理積信号（３）Ｋによ
り、更新される。このスレッショルド値（７）Ｇを基に
、入力ディジタル信号Ａについてコンパレータした結果
が信号（８）Ｂで、この信号（８）Ｂ及び信号（８）Ｂ
に１サンプリング間隔の遅延を与えた信号との排他的論
理和が信号（９）Ｃでこの信号（９）Ｃをエッヂカウン
タ４へ入力した出力（カウント数）が信号（１０）Ｄで
ある。
この信号（１０）ＤとＲＳＴ （Ｌ）から次のＲＳＴ（
Ｌ）までの予め設定した期間Ｔとによって入力源信号の
周波数が求められる。
Ｌ）までの予め設定した期間Ｔとによって入力源信号の
周波数が求められる。
以上説明したように本発明は、入力源信号のオフセット
量に対応して、入力源信号からディジタル化された入力
ディジタル信号を基に発生されたコンパレータのスレッ
ショルド値入力を更新する構成を有することにより、入
力源信号のオフセット量及びその時間的変動による影響
を受ける事なくその周波数を検出できる効果がある。
量に対応して、入力源信号からディジタル化された入力
ディジタル信号を基に発生されたコンパレータのスレッ
ショルド値入力を更新する構成を有することにより、入
力源信号のオフセット量及びその時間的変動による影響
を受ける事なくその周波数を検出できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図である。
１・・・レベル累積加算器、２・・・コンパレータ（Ｃ
ＯＭＰ）、３・・・遅延器＜ＤＬ）、４・・・エッヂカ
ウンタ、５・・・レベルシフタ（ＳＩＦＴ）、６・・・
ダイナミックフリップフロップ（Ｄ−ＦＦ）、７・・・
分周器、８・・・論理積回路（ＡＮＤ）、９・・・排他
的論理和回路（ＥＸＯＲ）。 Ａ・・・入力ディジタル信号、Ｂ・・・コンパレータ出
力、Ｃ・６．排他的論理和回路出力、２・・・エッヂカ
ウンタ出力、Ｅ・・・累積加算器出力、Ｆ・・・シフタ
出力、Ｇ 、、、 Ｄ −Ｆ Ｆ出力、Ｈ・・・遅延器
出力、■・・・サンプリングクロック入力、Ｊ・・・分
周器出力、Ｋ・・・論理積回路出力、しリセット入力。 第２図は第１図に示す実施例による機能シミュレーショ
ン結果の一例を示す図である。 （１）・・・リセット入力、（２）・・・サンプリング
クロック人力Ｉ、（３）・・・論理積回路出力Ｋ、（４
）・・・累積加算器出力Ｅ、（５）・・・シフタ出力Ｆ
、（６）・・・入力源信号、（７）・・・Ｄ−ＦＦ出力
Ｇ、（８）・・・コンパレータ出力Ｂ、（９）・・・排
他的論理和回路出力Ｃ１（１０）・・・エッヂカウンタ
出力り。 第３図は従来の周波数検出器の一例を示すブロック図、
第４図（ａ）はオフセットのない入力源信号の一例を示
す波形図、第４図（ｂ）はオフセットがある場合の入力
源信号の一例を示す波形図である。 １１・・・コンパレータ（ＣＯＭＰ）、１２・・・遅延
器（ＤＬ）、１３・・・ＥＸＯＲ１１４・・・エッヂカ
ウンタ。
ＯＭＰ）、３・・・遅延器＜ＤＬ）、４・・・エッヂカ
ウンタ、５・・・レベルシフタ（ＳＩＦＴ）、６・・・
ダイナミックフリップフロップ（Ｄ−ＦＦ）、７・・・
分周器、８・・・論理積回路（ＡＮＤ）、９・・・排他
的論理和回路（ＥＸＯＲ）。 Ａ・・・入力ディジタル信号、Ｂ・・・コンパレータ出
力、Ｃ・６．排他的論理和回路出力、２・・・エッヂカ
ウンタ出力、Ｅ・・・累積加算器出力、Ｆ・・・シフタ
出力、Ｇ 、、、 Ｄ −Ｆ Ｆ出力、Ｈ・・・遅延器
出力、■・・・サンプリングクロック入力、Ｊ・・・分
周器出力、Ｋ・・・論理積回路出力、しリセット入力。 第２図は第１図に示す実施例による機能シミュレーショ
ン結果の一例を示す図である。 （１）・・・リセット入力、（２）・・・サンプリング
クロック人力Ｉ、（３）・・・論理積回路出力Ｋ、（４
）・・・累積加算器出力Ｅ、（５）・・・シフタ出力Ｆ
、（６）・・・入力源信号、（７）・・・Ｄ−ＦＦ出力
Ｇ、（８）・・・コンパレータ出力Ｂ、（９）・・・排
他的論理和回路出力Ｃ１（１０）・・・エッヂカウンタ
出力り。 第３図は従来の周波数検出器の一例を示すブロック図、
第４図（ａ）はオフセットのない入力源信号の一例を示
す波形図、第４図（ｂ）はオフセットがある場合の入力
源信号の一例を示す波形図である。 １１・・・コンパレータ（ＣＯＭＰ）、１２・・・遅延
器（ＤＬ）、１３・・・ＥＸＯＲ１１４・・・エッヂカ
ウンタ。
Claims (1)
- 外部からのサンプリングクロックを入力して分周する外
部リセット入力付の分周器と、この分周器の出力及び外
部リセット入力信号を入力とする論理積回路と、この論
理積回路の出力をリセット信号として入力し又周波数を
求めようとする外部からの入力源信号の前記サンプリン
グクロックでサンプリングされ複数ビットに符号化され
たパラレルの入力ディジタル信号をデータとして入力す
るレベル累積加算器と、このレベル累積加算器の出力を
入力とし前記分周器の分周周期を予想される前記入力源
信号のぼほ１周期の前記サンプリングクロックのｎ個分
（ｎ＝２＾ｍ、ｍ≧２の整数）減算するｌｏｇ＿２ｎビ
ットのレベルシフタと、前記論理積回路の出力をクロッ
クにし前記レベルシフタからの複数ビットの入力をスレ
ッショルドデータとして出力する外部リセット入力付ダ
イナミックフリップフロップと、前記入力ディジタル信
号を入力データとし前記ダイナミックフリップフロップ
の出力をスレッショルド値として入力するコンパレータ
と、このコンパレータの出力を入力とする遅延器と、前
記コンパレータの出力及び前記遅延器の出力を入力とす
る排他的論理和回路と、この排他的論理和回路からの出
力を予め設定した期間カウントする外部リセット入力付
エッヂカウンタとを有して成ることを特徴とする周波数
検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656590A JPH0440375A (ja) | 1990-06-05 | 1990-06-05 | 周波数検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656590A JPH0440375A (ja) | 1990-06-05 | 1990-06-05 | 周波数検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440375A true JPH0440375A (ja) | 1992-02-10 |
Family
ID=15410553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14656590A Pending JPH0440375A (ja) | 1990-06-05 | 1990-06-05 | 周波数検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440375A (ja) |
-
1990
- 1990-06-05 JP JP14656590A patent/JPH0440375A/ja active Pending
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