JPS6319106B2 - - Google Patents
Info
- Publication number
- JPS6319106B2 JPS6319106B2 JP56192807A JP19280781A JPS6319106B2 JP S6319106 B2 JPS6319106 B2 JP S6319106B2 JP 56192807 A JP56192807 A JP 56192807A JP 19280781 A JP19280781 A JP 19280781A JP S6319106 B2 JPS6319106 B2 JP S6319106B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- exclusive
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
〔産業上の利用分野〕
本発明は、デイジタル通信方式の受信装置で受
信信号からクロツク信号を再生する回路に関す
る。特に、デイジタル集積回路を用いて構成する
ことが可能であり、かつ位相誤差の小さいクロツ
ク信号を再生することのできるクロツク再生回路
に関するものである。 〔従来の技術〕 第１図は従来例のクロツク再生回路の構成図で
ある。復調データ信号入力端子１より入力する復
調データ信号は、半タイムスロツトの遅延器２を
経由した信号と排他論理和回路３で排他論理和が
とられる。第１図のａ点の波形が第２図ａのよう
であるとすると、排他論理和回路３の出力波形は
第２図ｃのようになる。この第２図ａに示すよう
に、復調データ信号に同一極性の信号が連続する
部分があると第２図ｃの破線部分のように波形抜
けが生じる。このため、従来のクロツク同期回路
では排他論理和回路３の出力を帯域通過フイルタ
４に入力して、第２図ｄに示すようなクロツク信
号の基本周波数成分の波形を得て、この波形を
TTLレベル変換回路５を通過させてフエーズロ
ツク・ループ回路６に入力するように構成してい
る。もつとも帯域通過フイルタ４としてＱが十分
高いフイルタを得ることができる場合には、後続
のフエーズロツク・ループ回路６を省略すること
もある。 （発明が解決しようとする問題点〕 このような従来のクロツク再生回路では、一般
にアナログ素子で構成された帯域通過フイルタ４
が必要であり、この回路を集積回路（LSI）化し
て小形化することが困難となる。これを簡単化す
るため排他論理和回路３の出力を直接にフエーズ
ロツク・ループ回路６に入力する場合には、第２
図ｃで示すような波形抜けが生じて、再生クロツ
ク信号の位相誤差が大きくなり、信号に誤りが発
生する欠点がある。 本発明はこれを改良するもので、帯域通過フイ
ルタを含まず、しかも位相誤差がなく、集積回路
化するに適するクロツク再生回路を提供すること
を目的とする。 〔問題点を解決すための手段〕 本発明は、復調データ信号とその信号を半タイ
ムスロツト分だけ遅延させた信号との排他論理和
をとり、この出力波形についてある一定時間幅内
の高レベルパルスの時間と低レベルパルスの時間
との差に比例する信号を得る比較回路と、 この差に比例する信号を再生クロツク信号の位
相誤差補正の情報として利用するデイジタル・フ
エーズロツク・ループ回路とを備えたことを特徴
とする。 〔実施例〕 第３図は本発明実施例装置のブロツク構成図で
ある。復調データ信号の入力端子１の信号は、こ
れを遅延回路２で半タイムスロツト分の時間（1/
２Ｔ）だけ遅延された信号とともに、排他論理和
回路３に与える。これは前記従来例信号と同様で
ある。この出力は分岐して、一方は比較回路１０
に与える。この比較回路１０は、前記排他論理和
回路３の出力信号について、ある一定時間幅
（NT）内の高レベルパルスの時間と、低レベル
パルスの時間との差に比例する信号を得る回路で
ある。排他論理和回路３の出力の分岐された他方
は、デイジタル・フエーズロツク・ループ回路１
９に与える。この回路１９では、比較回路１０の
出力に得られる上記差に比例する信号（図にA3
で示す。）を位相誤差の補正情報として利用して、
正しく再生されたクロツク信号を端子７へ送出す
る。 これをさらに詳しく説明する。第４図はこの回
路の動作を説明するための動作波形図である。第
４図ａ〜ｈはそれぞれ第３図に示す符号ａ〜ｈの
点の波形を示す。排他論理和回路３の出力には、
前述の従来回路と同様に、第４図ａに破線で示す
ような波形抜けのある信号が得られる。これはア
ンド回路１２および反転回路１１により反転され
て、アンド回路１５の一方の入力にそれぞれ与え
られる。アンド回路１２および１５の他方の入力
には、端子３２からここで再生しようとするクロ
ツク信号より十分に高速の連続クロツク信号ｂが
与えられる。 アンド回路１２の出力ｃには排他論理和回路３
の出力ａが高レベルの時間だけ高速クロツク信号
が現われ、アンド回路１５の出力ｄには同じく出
力ａが低レベルの時間だけ高速クロツク信号が現
われる。これは、それぞれカウンタ１３および１
６で計数され、端子３４に加えられる同期NTの
保持パルスｅ毎に、それぞれ保持回路１４および
１７に計数の結果が保持される。また、この保持
パルスに続き端子３３に与えられるリセツトパル
スｆにより、カウンタ１３および１６はリセツト
される。保持回路１４および１７の内容は、減算
回路１８でその差が演算される。 ここでカウンタ１６の計数値をA1、カウンタ
１３の計数値をA2とし、端子３２に加えられる
高速クロツク信号の周波数が、この回路で再生し
ようとするクロツク信号の周波数１／ＴのＭ倍と
し、時間幅NTにおける前記波形抜けの回数をＬ
とすると、 A1＝（Ｎ＋Ｌ）Ｍ／2T ……(1) A2＝（Ｎ−Ｌ）Ｍ／2T ……(2) であるから、 A3＝A1−A2 ＝Ｌ・Ｍ／Ｔ ……(3) となる。ただし、Ｎ，Ｍ，Ｌはそれぞれ整数であ
る。 次に、排他論理和回路２０の入力に加えられる
再生クロツク、すなわち端子７に送出されるこの
回路の出力クロツクが、第４図ｇに示すように位
相誤差がθラジアンだけあるものとすれば、排他
論理和回路２０の出力には第４図ｈに示す信号が
得られる。この信号をアンド回路２１に与え、端
子３２に与えられている高速クロツク信号ｂとの
アンドをとると、このアンド回路２１の出力に
は、第４図ｈの波形の高レベルパルス期間のみ、
この高速クロツク信号が存在するパルス列が得ら
れる。これをカウンタ２２に与えて、NT時間だ
け計数し、その結果を保持回路２３に保持する。 一方、カウンタ２４にはゲートを介さずにこの
高速クロツク信号を与えて、同様にNT時間だけ
計数し、その結果を保持回路２５に保持する。前
述のように時間NTの間に波形抜けがＬ回生じて
いるのでカウンタ２２の計数値B2は B2＝（Ｎ−Ｌ）Ｍ／2T×θ／π＋Ｌ×Ｍ／2T ＝｛（Ｎ−Ｌ）θ／π＋Ｌ｝Ｍ／2T ……(4) となる。この(4)式の第１項は、位相誤差θに対応
する高レベル期間のパルスであり、第２項は波形
抜けに原因して生じるパルス数である。一方、カ
ウンタ２４の計数値B1は B1＝Ｎ・Ｍ／Ｔ ……(5) となる。 この計数値B1，B2および上述の比較回路１０
の出力A3について、演算回路２６では Ｃ＝B2−A3／２／B1−A3 ……(6) なる演算を行い、それぞれ、(3)式、(4)式および(5)
式を代入して、 Ｃ＝θ／2π ……(7) を得る。この(7)式は、出力端子７に送出している
再生クロツクの位相誤差θに比例する値であり、
位相選択回路２７に与えられる。 一方、発振器２８はこの再生クロツクと周波数
の等しい信号を発生する発振器であつて、この出
力は位相器２９を経由し、位相選択回路２７で選
択された位相の出力が、出力端子７に送出される
ように構成される。したがつて、この位相選択回
路２７は、演算回路２６から送出される前記値Ｃ
が零になるように、その位相を選択すれば、位相
誤差θが零である再生クロツクが出力端子７に送
出される。 ここで位相選択回路２７を説明すると、第５図
に示すように、位相選択回路２７は、正負判定器
４１、加算器４２、ラツチ回路４３、ROM４
４、アンド回路４５1〜４５o、オア回路４６より
構成されている。比較回路２６の出力は正負判定
器４１で「１」、「−１」かの判定を行い、その出
力は加算器４２に入力され、この正負判定器４１
の結果と前時刻までの加算結果とを加算する（−
１の場合は減算される。）。その加算結果をラツチ
回路４３で保持し、ROM４４に入力する。 ROM４４は、このラツチ回路４３の出力をア
ドレスとして入力して次表に示すデータを生成す
る。このROM出力データは、ある特定位置のビ
ツトのみが「１」であり、他のビツトは全て
「０」となるビツトパターンとしている。この
ROM４４の各ビツトのデータ線と移相器２９の
各出力との論理積をアンド回路４５1〜４５oでと
り、その出力をオア回路４６により合成して出力
することにより、位相調整された出力が出力端子
７および排他的論理和回路２０に得られる。
信信号からクロツク信号を再生する回路に関す
る。特に、デイジタル集積回路を用いて構成する
ことが可能であり、かつ位相誤差の小さいクロツ
ク信号を再生することのできるクロツク再生回路
に関するものである。 〔従来の技術〕 第１図は従来例のクロツク再生回路の構成図で
ある。復調データ信号入力端子１より入力する復
調データ信号は、半タイムスロツトの遅延器２を
経由した信号と排他論理和回路３で排他論理和が
とられる。第１図のａ点の波形が第２図ａのよう
であるとすると、排他論理和回路３の出力波形は
第２図ｃのようになる。この第２図ａに示すよう
に、復調データ信号に同一極性の信号が連続する
部分があると第２図ｃの破線部分のように波形抜
けが生じる。このため、従来のクロツク同期回路
では排他論理和回路３の出力を帯域通過フイルタ
４に入力して、第２図ｄに示すようなクロツク信
号の基本周波数成分の波形を得て、この波形を
TTLレベル変換回路５を通過させてフエーズロ
ツク・ループ回路６に入力するように構成してい
る。もつとも帯域通過フイルタ４としてＱが十分
高いフイルタを得ることができる場合には、後続
のフエーズロツク・ループ回路６を省略すること
もある。 （発明が解決しようとする問題点〕 このような従来のクロツク再生回路では、一般
にアナログ素子で構成された帯域通過フイルタ４
が必要であり、この回路を集積回路（LSI）化し
て小形化することが困難となる。これを簡単化す
るため排他論理和回路３の出力を直接にフエーズ
ロツク・ループ回路６に入力する場合には、第２
図ｃで示すような波形抜けが生じて、再生クロツ
ク信号の位相誤差が大きくなり、信号に誤りが発
生する欠点がある。 本発明はこれを改良するもので、帯域通過フイ
ルタを含まず、しかも位相誤差がなく、集積回路
化するに適するクロツク再生回路を提供すること
を目的とする。 〔問題点を解決すための手段〕 本発明は、復調データ信号とその信号を半タイ
ムスロツト分だけ遅延させた信号との排他論理和
をとり、この出力波形についてある一定時間幅内
の高レベルパルスの時間と低レベルパルスの時間
との差に比例する信号を得る比較回路と、 この差に比例する信号を再生クロツク信号の位
相誤差補正の情報として利用するデイジタル・フ
エーズロツク・ループ回路とを備えたことを特徴
とする。 〔実施例〕 第３図は本発明実施例装置のブロツク構成図で
ある。復調データ信号の入力端子１の信号は、こ
れを遅延回路２で半タイムスロツト分の時間（1/
２Ｔ）だけ遅延された信号とともに、排他論理和
回路３に与える。これは前記従来例信号と同様で
ある。この出力は分岐して、一方は比較回路１０
に与える。この比較回路１０は、前記排他論理和
回路３の出力信号について、ある一定時間幅
（NT）内の高レベルパルスの時間と、低レベル
パルスの時間との差に比例する信号を得る回路で
ある。排他論理和回路３の出力の分岐された他方
は、デイジタル・フエーズロツク・ループ回路１
９に与える。この回路１９では、比較回路１０の
出力に得られる上記差に比例する信号（図にA3
で示す。）を位相誤差の補正情報として利用して、
正しく再生されたクロツク信号を端子７へ送出す
る。 これをさらに詳しく説明する。第４図はこの回
路の動作を説明するための動作波形図である。第
４図ａ〜ｈはそれぞれ第３図に示す符号ａ〜ｈの
点の波形を示す。排他論理和回路３の出力には、
前述の従来回路と同様に、第４図ａに破線で示す
ような波形抜けのある信号が得られる。これはア
ンド回路１２および反転回路１１により反転され
て、アンド回路１５の一方の入力にそれぞれ与え
られる。アンド回路１２および１５の他方の入力
には、端子３２からここで再生しようとするクロ
ツク信号より十分に高速の連続クロツク信号ｂが
与えられる。 アンド回路１２の出力ｃには排他論理和回路３
の出力ａが高レベルの時間だけ高速クロツク信号
が現われ、アンド回路１５の出力ｄには同じく出
力ａが低レベルの時間だけ高速クロツク信号が現
われる。これは、それぞれカウンタ１３および１
６で計数され、端子３４に加えられる同期NTの
保持パルスｅ毎に、それぞれ保持回路１４および
１７に計数の結果が保持される。また、この保持
パルスに続き端子３３に与えられるリセツトパル
スｆにより、カウンタ１３および１６はリセツト
される。保持回路１４および１７の内容は、減算
回路１８でその差が演算される。 ここでカウンタ１６の計数値をA1、カウンタ
１３の計数値をA2とし、端子３２に加えられる
高速クロツク信号の周波数が、この回路で再生し
ようとするクロツク信号の周波数１／ＴのＭ倍と
し、時間幅NTにおける前記波形抜けの回数をＬ
とすると、 A1＝（Ｎ＋Ｌ）Ｍ／2T ……(1) A2＝（Ｎ−Ｌ）Ｍ／2T ……(2) であるから、 A3＝A1−A2 ＝Ｌ・Ｍ／Ｔ ……(3) となる。ただし、Ｎ，Ｍ，Ｌはそれぞれ整数であ
る。 次に、排他論理和回路２０の入力に加えられる
再生クロツク、すなわち端子７に送出されるこの
回路の出力クロツクが、第４図ｇに示すように位
相誤差がθラジアンだけあるものとすれば、排他
論理和回路２０の出力には第４図ｈに示す信号が
得られる。この信号をアンド回路２１に与え、端
子３２に与えられている高速クロツク信号ｂとの
アンドをとると、このアンド回路２１の出力に
は、第４図ｈの波形の高レベルパルス期間のみ、
この高速クロツク信号が存在するパルス列が得ら
れる。これをカウンタ２２に与えて、NT時間だ
け計数し、その結果を保持回路２３に保持する。 一方、カウンタ２４にはゲートを介さずにこの
高速クロツク信号を与えて、同様にNT時間だけ
計数し、その結果を保持回路２５に保持する。前
述のように時間NTの間に波形抜けがＬ回生じて
いるのでカウンタ２２の計数値B2は B2＝（Ｎ−Ｌ）Ｍ／2T×θ／π＋Ｌ×Ｍ／2T ＝｛（Ｎ−Ｌ）θ／π＋Ｌ｝Ｍ／2T ……(4) となる。この(4)式の第１項は、位相誤差θに対応
する高レベル期間のパルスであり、第２項は波形
抜けに原因して生じるパルス数である。一方、カ
ウンタ２４の計数値B1は B1＝Ｎ・Ｍ／Ｔ ……(5) となる。 この計数値B1，B2および上述の比較回路１０
の出力A3について、演算回路２６では Ｃ＝B2−A3／２／B1−A3 ……(6) なる演算を行い、それぞれ、(3)式、(4)式および(5)
式を代入して、 Ｃ＝θ／2π ……(7) を得る。この(7)式は、出力端子７に送出している
再生クロツクの位相誤差θに比例する値であり、
位相選択回路２７に与えられる。 一方、発振器２８はこの再生クロツクと周波数
の等しい信号を発生する発振器であつて、この出
力は位相器２９を経由し、位相選択回路２７で選
択された位相の出力が、出力端子７に送出される
ように構成される。したがつて、この位相選択回
路２７は、演算回路２６から送出される前記値Ｃ
が零になるように、その位相を選択すれば、位相
誤差θが零である再生クロツクが出力端子７に送
出される。 ここで位相選択回路２７を説明すると、第５図
に示すように、位相選択回路２７は、正負判定器
４１、加算器４２、ラツチ回路４３、ROM４
４、アンド回路４５1〜４５o、オア回路４６より
構成されている。比較回路２６の出力は正負判定
器４１で「１」、「−１」かの判定を行い、その出
力は加算器４２に入力され、この正負判定器４１
の結果と前時刻までの加算結果とを加算する（−
１の場合は減算される。）。その加算結果をラツチ
回路４３で保持し、ROM４４に入力する。 ROM４４は、このラツチ回路４３の出力をア
ドレスとして入力して次表に示すデータを生成す
る。このROM出力データは、ある特定位置のビ
ツトのみが「１」であり、他のビツトは全て
「０」となるビツトパターンとしている。この
ROM４４の各ビツトのデータ線と移相器２９の
各出力との論理積をアンド回路４５1〜４５oでと
り、その出力をオア回路４６により合成して出力
することにより、位相調整された出力が出力端子
７および排他的論理和回路２０に得られる。
【表】
Claims (1)
- １ 復調データ信号とその信号を半タイムスロツ
ト分だけ遅延させた信号とを入力とする排他論理
和回路を備えたクロツク再生回路において、前記
排他論理和回路の出力について一定時間内の高レ
ベルパルスの時間と低レベルパルスの時間との差
に比例する信号を得る比較回路と、この差に比例
する信号を再生クロツク信号の位相誤差補正の情
報として利用するデイジタル・フエーズロツク・
ループ回路とを備えたことを特徴とするクロツク
再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895447A JPS5895447A (ja) | 1983-06-07 |
| JPS6319106B2 true JPS6319106B2 (ja) | 1988-04-21 |
Family
ID=16297310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192807A Granted JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895447A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19511404A1 (de) * | 1995-03-28 | 1996-10-02 | Siemens Ag | Taktphasenrückgewinnung in digitalen Übertragungssystemen mit Zeitvielfachzugriff und Burstbetrieb |
| JP4562647B2 (ja) | 2005-11-30 | 2010-10-13 | アイコム株式会社 | クロック信号発生装置、クロック信号発生方法及びプログラム |
| US8775707B2 (en) | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
| AU2013270397B2 (en) | 2012-06-01 | 2015-11-12 | Blackberry Limited | Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems |
| US9461812B2 (en) | 2013-03-04 | 2016-10-04 | Blackberry Limited | Increased bandwidth encoding scheme |
| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
-
1981
- 1981-12-02 JP JP56192807A patent/JPS5895447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5895447A (ja) | 1983-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4280224A (en) | Bit synchronizer with early and late gating | |
| JPS63153920A (ja) | クロツク再生回路 | |
| JP3272963B2 (ja) | デジタル周波数復調器 | |
| JPS6319106B2 (ja) | ||
| JPH0732389B2 (ja) | クロツクジツタ抑圧回路 | |
| JP2986881B2 (ja) | 位相差パルス信号の分周装置 | |
| JP2553680B2 (ja) | デジタル信号処理回路 | |
| JP2908080B2 (ja) | 可変分周回路 | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| US4540947A (en) | FM Signal demodulating apparatus | |
| US4757520A (en) | FM signal demodulating apparatus | |
| JPH0724833Y2 (ja) | クロック信号再生回路 | |
| JPH0328862B2 (ja) | ||
| RU2006867C1 (ru) | Устройство обработки сигнала лазерного доплеровского анемометра | |
| JPS6127226Y2 (ja) | ||
| JPS6124853B2 (ja) | ||
| JP2885494B2 (ja) | クロックパルス発生回路 | |
| JPS62279562A (ja) | デ−タ抜取り方法及びデ−タ抜取り装置 | |
| SU1525883A2 (ru) | Устройство дл синхронизации импульсов | |
| JPS58209252A (ja) | 符号識別再生回路 | |
| SU1272483A1 (ru) | Генератор импульсов | |
| SU1688412A1 (ru) | Дельта-кодек | |
| JP3382020B2 (ja) | 信号発生器用タイミング制御回路 | |
| JPS6012839A (ja) | 信号復調装置 | |
| JPH0256853B2 (ja) |