JPH0440521A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、乗算装置に係り、特に浮動小数点乗算装置に
好適な乗算装置に関する。

［従来の技術］ Ｉ　ＥＥＥ規格に準拠した浮動小数点乗算方法について
、３２ピツ１〜からなるデータ を例にとり以下に説明する。

符号はＳＡとＳＢの排他的論理和（ＥＸ−ＯＲ）から結
果が得られ、指数はｅＡ＋ｅＢ−１２７から結果が得ら
れる。

尚、ｅＡ、ｅＢは８ビツトからなる。

仮数はオペランドＡ、Ｂの２３ビツトからなる仮数部ｆ
Ａ、ｆＢに隠れビット（Ｈｉｄｄｅｎ　Ｂｉｔ、以下Ｈ
Ｂと記す）を１ビット加えて（ｌ、ｆＡ）ｘ（１，ｆＢ
）の乗算が得られる。この場合、仮数部は２４ビツトの
乗算となるから乗算結果は第７図に示すように４８ビツ
トとなる。乗算結果４８ビツトの最上位ビット、いわゆ
るオーバーフロービット（以下Ｖと記す）に１か立って
いれば仮数部を正規化するために乗算結果を下位側へ１
ビツトシフトし指数に１を加算する。

尚、■のデータがＯであればシフトシない。

次に乗算結果４８ビツトの下位の所定ピッ１〜と丸めの
種類と符号結果とから、丸めによる桁」二げが発生する
かどうかを判断する。その結果丸めによる桁上げが発生
すれば乗算結果４８ビツトの所定の位置に１を加算する
。発生しなければ加算する必要はない。これらの操作の
後、仮数部の乗算としてｌ（Ｂより１ビツト下位のビッ
トから２３ビツトを出力する。この乗算フローを第９図
に示す。

しかし、上記のように丸めによる桁上げの有無が決まっ
てから仮数部の所定の位置に１加算していてのでは時間
がかかるので、予め仮数部の所定の位置に１を加算した
結果と、加算していない結果との両方を用意しておき、
丸めの桁」−げの有無によっていずれかを選択すれば乗
算時間が短かくなることが知られている。このことを以
下に詳しく説明する。

■と丸めによる桁」ユげの有無の関係は次の６通よる桁
上げが無い場合。

■丸め前の乗算結果のＶのデータがＯで丸めによる桁上
げが無い場合。

これら６通りのうち■の場合は実際にはありえないこと
であるから除外する。

■の場合は、丸め前の乗算結果のＶから数えて２４ビツ
ト目（以後２　Ｌ　Ｓ　Ｂと記す）に１を加算し、■か
ら数えて２ビツト目、即ちＨＢから２ＬＳＢまでを丸め
後の乗算結果として出力する。

■の場合は、丸め前の乗算結果がＨＢから■、ＳＢまで
の２４ビットの全てが”１”のとき生じる。Ｌ　Ｓ　Ｂ
はＶから数えて２５ビット目である。

この場合、丸めによる桁上げの１加算によってＨＢから
ＬＳＢまでの２４ビツト全てのデータがＯ″′となるか
ら、２　Ｌ　Ｓ　Ｂに１加算し、Ｉ−Ｉ　Ｂから２　Ｌ
　Ｓ　Ｂまでの２３ビツトを丸め後の乗算結果としても
よい。

■の場合は、丸め前の乗算結果のＬ　Ｓ　Ｂのデータか
１のとき、２　Ｌ　Ｓ　Ｂに１加算し、丸め後の乗算結
果としてＨＢより］ビット下位のビットからりか考えら
れる。

■丸め前の乗算結果のＶのデータが１で丸めによる桁上
げが有るとき、乗算結果の」１位２４ビットを右へ１ビ
ツトシフト後に前記２４ビツトのＬＳＢに１加算を行な
うと、■のデータが再び１となる場合。

■丸め前の乗算結果の■のデータか］で丸めによる桁上
げが有るとき、乗算結果の上位２４ビツトを右へ１ビッ
トシフト後に前記２４ビツトのしＳＢに１加算を行なっ
てもＶのデータかｌとはならない場合。

■丸め前の乗算結果の■のデータがＯで丸めによる桁上
げか有るとき、■から数えて２５ビツト目に１の加算を
行なうとＶのデータが１となる場合。

■丸め前の乗算結果の■のデータかＯで丸めによる桁」
二げが有るとき、■から数えて２５ビツト目に１の加算
を行なってもＶのデータが○である場合。

■丸め前の乗算結果のＶのデータか１で丸めに２　Ｌ　
Ｓ　Ｂまでの２２ビツトにＬＳＢのデータのＯを追加し
て出力すればよい。またＬＳＢのデータが０のとき、丸
め後の乗算結果としてｌ加算しないでＩ（Ｂより１ビツ
ト下位のビットから２ＬＳＢまでの２２ビツトにＬＳＢ
のデータの１を追加して出力すればよい。

■の場合は、ＨＢから２ＬＳＢの２３ビツトを乗算結果
として出力する。

■の場合は、ＨＢの１ビツト下位のビットからＬ　Ｓ　
Ｂまでの２３ビツトを乗算結果として出力する。

尚、■■■の場合は指数に１加算を行なう。

以上の■〜■の各場合から判るように、丸めの桁上げ処
理を行なうとき、１加算する位置は２　Ｌ　Ｓ　Ｂでよ
いことがわかる。

このような演算を行う浮動小数点乗算装置の構成を第１
０図に示す。

仮数部のデータであり２３ビツトからなるｆＡ及びｆＢ
か供給され乗算演算を行う乗算アレー１の出力側は、加
算器２、加算器３及び加算器４に接続される。加算器２
及び加算器３は、乗算アレー１より送出される部分積デ
ータを加算し下位２４ビツトの乗算結果を送出する最終
段の加算器であり、加算器４も加算器２及び３と同様の
加算器であり２ＬＳＢに１を加算した」１位２４ビット
の乗算結果を送出する加算器である。又、加算器２より
発生するキャリー信号の出力端子が加算器３及び４に接
続される。このように加算器３及び４は、供給される信
号が乗算アレー１の出力信号で同じであり又、下位から
送出されるキャリー信号も同じであり、同じ加算器が２
つ配置されている構成をなす。

加算器２の出力側は、演算値の丸めによる桁」二げを検
出する検出回路５に接続され、又、加算器２のＬＳＢデ
ータ出力端子は仮数部選択信号生成回路６に接続される
。加算器３及び加算器４の桁］二げ信号出力端子は仮数
部選択信号生成回路６及び指数部選択信号生成回路７に
接続され、加算器３の桁」二げ信号出力端子は、さらに
丸めによる桁」二げ検出回路５に接続されている。

ットよりｌビット下位にＯＲ回路１４が送出するビット
データを付加する回路である。

加算器４の出力側も加算器３と同様に演算結果のデータ
を右へ１ビツト分シフトする右１シフタ９を介してマル
チプレクサ１０に接続されるとともに、付加回路１６を
介してマルチプレクサ１０に接続される。

尚、付加回路１６に供給される加算器４の出力データは
、ＶとＨＢとが除かれた２２ビツトである。又、付加回
路１６には、Ｏの信号が供給され、加算器４より供給さ
れる２２ビットからなるデータの最下位ビットよりｌビ
ット下位にＯのデータのを付加する回路である。

マルチプレクサ１０には、第１０図に示すように、人な
いしＤのデータが供給され、マルチプレクサ１０は仮数
部選択信号生成回路６より送出される信号によってこれ
らのＡないしＤのデータを選択する回路である。

尚、データＡは、加算器３の出力データである１−ＩＢ
から２ＬＳＢまでの２３ビツトか右１シフタ丸めによる
桁上げ検出回路５は、加算器２より２４ビツトからなる
出力データが供給され、加算器３より桁上げ信号及び２
　Ｌ　Ｓ　Ｂデータが供給され、さらに丸めの種類を示
す信号及びデータＳＡ、ＳＢに基つく符号結果が供給さ
れることで、丸めによる桁」−げの有無を示す信号ＲＯ
，Ｒ１を送出する回路である。

尚、信号ＲＯは■データかＯの場合、信号Ｒ１はＶデー
タが１のときのそれぞれ丸めによる桁」二げの有無を示
す信号である。

加算器３の出力側は、演算結果のデータを右へ］ビット
分シフトする右］シフタ８を介してマルチプレクサ１０
に接続されるとともに、イ」加回路１５を介してマルチ
プレクサ１０に接続される。

尚、付加回路１５に供給される加算器３の出力データは
、■とｌ（Ｂとが除かれた２２ビツトである。

又、ＯＲ回路１４の入力端には加算器２のＬ　Ｓ　Ｉ３
出力端子と丸めによる桁」二げ検出回路５の信号ＲＯの
出力端子が接続される。又、付加回路１５は、供給され
る２２ビツトからなるデータの最下位ビ８によって右へ
（下位側へ）１ビットシフｌ−したデータである。

データＢは、」二連したように、加算器３の出力データ
のＶとＨＢを除いた２２ビツトのデータに、最下位ビッ
トよりｌビット下位にＯＲ回路】４か送出する１ビツト
のビットデータを追加して２３ビツトとしたデータであ
る。

尚、追加する１ビツトのデータは、加算器２より出力さ
れる最」１位ビット（第１０図ではＬ　Ｓ　Ｂと記述）
と丸め桁上げ検出回路５の出力信号であるＲＯ倍信号の
ＯＲ論理から生成される。

データＣは、加算器４の出力データであるＨＢから２　
Ｌ　Ｓ　Ｂまでの２３ビツトが右１シフタ９によって右
へ１ビツトシフトされたデータである。

データＤは、上述したように、加算器４の出力データの
■とＨＢを除いた２２ビツトのデータに最下位ビットよ
り１ビツト下位にＯ″′を付加して２３ビツトとしたデ
ータである。

上述した■〜■の各々の場合が上記データＡないしＤの
いずれに対応するかは以下に示す通りである。即ち、■
の場合がデータＣに対応し、■の場合がデータＣに対応
し、■の場合でＬＳＢが１のときは、データＤに対応し
、■の場合でＬ　Ｓ　Ｂが０のときには、データＢに対
応し、■の場合がデータ八に対応し、■の場合がデータ
Ｂにそれぞれ対応する。

仮数部選択信号生成回路６は、加算器２より供給される
Ｌ　Ｓ　Ｂのデータと、加算器３より供給されるＶデー
タと、加算器４より供給されるＶデータと、丸め桁」二
げ検出回路４が送出する信号ＲＯ１Ｒ１とから」１記の
■〜■のいずれの場合かを判断し、その結果をマルチプ
レクサ１０に送出する。

マルチプレクサ１０は、仮数部選択信号生成回路６より
供給される信号にて供給されているＡないしＤのデータ
のいずれかを選択し、その結果を仮数部結果として出力
する。

一方、指数回路１１では、ｅＡ＋ｅＢ−１２７の演算が
行なわれ、指数回路１１の出力側は、インクリメンタ１
２を介してマルチプレクサ１３に接続されるとともに、
マルチプレクサ１３へ直接選択することで乗算時間の短
縮を図っている。

しかし、丸めによる桁」−げの有無を決定するには、仮
数部の乗算結果のＬ　Ｓ　Ｂと］−述した正規化するか
しないかを決めるオバーフロービットが必要である。特
にオバーフロービットの算出には時間かかかり、丸めに
よる桁上げの有無を決定するために、全ビットの仮数部
の乗算結果が計算されるのを待たねばならず、乗算時間
が長くかかるという問題があった。第１０図で示した回
路においては、オバーフロービットが算出されるまで、
乗算アレーでの部分積の生成及び加算時間に４８ビツト
の加算時間を加算した時間を必要とする。

本発明はこのような問題点を解決するためになされたも
のにして、セルサイズを大幅に広げることなく、より高
速な乗算装置を提供することをその課題とする。

［課題を解決するための手段］ 乗算装置の乗算部で生成された部分積を加算するとき、
乗算アレイからの出力を受けて最終の部分積の加算を行
なう加算回路において、生成され接続される。

インクリメンタ１２は、指数回路１１より供給されるデ
ータに１を加算し、その結果データをマルチプレクサ１
３へ送出する回路である。

マルチプレクサ１３は、インクリメンタ１２より供給さ
れるデータと指数回路１１より供給されるデータとのい
ずれかを、指数部選択信号生成回路７が送出する信号に
従い選択する回路である。

指数部選択信号生成回路７の入力側には、加算器３及び
４のＶデータ出力端子が接続され、丸め桁」二げ検出回
路５が送出するＲＯ信号出力端子が接続され、指数部選
択信号生成回路７はこれらの供給されるデータに基づい
てマルチプレクサ１３に供給されているいづれのデータ
を選択するかを指示する信号を送出する回路である。

［発明が解決しようとする課題］ 」二連したように、予め、マルチプレクサ１０へＡない
しＤの４通りの結果データを送出し、丸めによる桁上げ
の有無が決まるとその信号を基にマルチプレクサ１ｏに
てそれらの内より真の結果をた部分積のうち最下位ビッ
トの１つ下の桁未満と、１つ下の桁以上の加算を並列に
行なう乗算装置であって、１つ下の桁以上については最
下位の符号ビットの１つ下の桁に予め１つ下の桁未満か
らのキャリーの有無と丸めによる桁」二げの有無に応じ
て、Ｏ′″、″　ビ、′″２″を加算する３通りの加算
を同時に行なうと共に、１つ下の桁未満からのキャリー
と丸めによる桁上げの有無が決まった時点で３通りの１
つ下の桁以」二の加算結果のうち１つを選択することを
特徴とする。

［作用］ 本発明は、仮数の乗算部の最終加算回路を上位と下位と
で２つに分割し、夫々並列に計算するので、乗算時間が
短縮できる。

更に、最終段の加算回路の上位側は予め下位側からのキ
ャリーの有無と丸めによる桁上げの有無を考慮して上位
桁の最下位桁に”　Ｏ”　、　”　１″２″を加算した
３つの結果を算出するので、下位桁側からのキャリーと
丸めによる桁上げの有無によって、更に−」二位桁の計
算をやり直す必要はなく全体の乗算時間が短縮される。

［実施例］ 以下、本発明の実施例を浮動小数点乗算装置に適用した
場合につき第１図ないし第７図に従い明する。尚、第１
図において第１０図と同じ構成部分については同じ符号
を（ｌＬ、説明を省略する。

本発明の乗算装置は、生成された部分積を加算するとき
、乗算アレー１からの出力を受けて最終の部分積の加算
を行なう加算回路に特徴を有する。

即ち、第７図に示すように、生成された部分積の内油下
位の′６じヒツトの１つ下の桁上？１：Ａｉ　（以下、
Ｌ　Ｓ　Ｐと記す）と１つ下の桁以」二（以下、Ｍ　Ｓ
　Ｐと記す）とに分割し、各分割したデータを夫々泪算
する加算回路を設けたものである。

従って、乗算アレー１の出力側は、ＭＳＰの加算処理を
行なう加算回路２０及びＬＳＰの加算処理を行なう加算
器２２に接続され、加算器２２のキャリー信号出力端子
は、マルチプレクサ２１に接続される。また、加算器２
０の出力側は、マルチプレクサ２１に接続される。この
マルチプレクある。

尚、本実施例においては最下位の符号ビットの１つ下の
桁をｒＱＪと記す。

ここで、ＬＳＰ加算回路２２からのギャリー出力と丸め
による桁上げにおいて、Ｑに加算する条件は次の通りで
ある。

■Ｌ　Ｓ　Ｐ加算回路２２からのキャリーが無く且つ丸
めによる桁」二げが無い場合は、Ｑ＋Ｏ０■Ｌ　Ｓ　Ｉ
）加算回路２２からのキャリーが有り且つ丸めによる桁
」二げが無い場合は、Ｑ＋１゜■ＬＳＰ加算回路２２か
らのキャリーが無く且つ丸めによる桁上げが有る場合は
、Ｑ＋１゜■Ｌ　Ｓ　Ｐ加算回路２２からのキャリーが
有り且つ丸めによる桁上げが有る場合は、Ｑ＋２゜この
ように、Ｌ　Ｓ　Ｐ加算回路２２からのキャリーと丸め
による桁」二げの有無を予め考慮すると、Ｑ＋Ｏ，Ｑ＋
１、Ｑ＋２の３通りで良いことが分かる。

そこで、ます、ＬＳＰ加算回路２２からのキャリーが決
まれば上述の３つの結果のうち２通りをす２］の出力側
に右１シフタ８．９を介してマルチプレクサ１０に接続
されると共に、ＯＲ回路１４を介して又はＯビットを付
加してマルチプレクサ１０に接続される。

加算器２０は、乗算アレー１より供給されるＭＳＰデー
タを加算する回路であり、第１０図に示す従来例にて、
２つの加算器を第２図で示すような加算回路に構成した
ものである。

その他の構成部分は第１０図に示す構成部分と同一であ
る。

さて、」二連したＭＳＰ加算回路２０は、Ｌ　Ｓ　Ｐ加
算回路２２からのキャリーの有無と丸めによる桁上げの
有無を予め考慮して、最下位の符号ビットの１つ下の桁
に′″＋Ｏ”　、”　＋１”　、″″＋２″下結果の３
通りを計算する。第７図において、ＭＳＰの加算回路の
夫々″＋Ｏ″′、″＋］””＋２’″に対応する加算回
路が構成されている。この丸めによる桁」二げを最下位
の符号ビットの１つ下の桁に加算することで行なう方法
は上述した従来技術において２　Ｌ　Ｓ　Ｂに１加算す
る方法と同じ方法で以下のように決定し選択する。

■Ｌ　Ｓ　Ｐ加算回路２２からキャリーが無い場合Ｑ＋
Ｏ，Ｑ＋１゜ ■Ｌ　Ｓ　Ｐ加算回路２２からキャリーか有る場合Ｑ＋
Ｉ、Ｑ＋２゜ 選択された２つは上述した従来例の２　Ｌ　Ｓ　Ｂ　＋
Ｏと２　Ｌ　Ｓ　Ｂ　＋１に相当し、丸め操作とそれ以
降の動作は第１０図の従来例と同じ動作を行なう。

このように本実施例の乗算装置は、］二述した加算回路
２０．２２及びマルチプレクサ２１を除き従来例と同様
の動作を行なう。即ち、仮数部データであるＦＡ、ＦＢ
か乗算アレー１で乗算されその結果が加算器２０及び２
２へ送出される。

丸めによる桁」ユげ検出回路５には、マルチプレクサ２
１が送出するＶおよび２ＬＳＢのデータ、加算器２２が
送出する２４ビットのデータ、丸めの種類の信号、及び
符号結果が供給され、桁−にげ検出回路５は、丸めによ
る桁上げの有無の信号ＲＯ，Ｒ１を送出する。

尚、信号ＲＯ，Ｒ１については」二連したものと同−で
ある。

仮数部選択信号生成回路６には、上述した桁」二げ検出
回路５が送出する信号ＲＯ，Ｒ１、加算器２２及びマル
チプレクサ２Ｊが送出するＶのデータ、及び加算器２が
送出するＬ　Ｓ　Ｂのデータが供給され、仮数部選択信
号生成回路６は、マルチプレクサ１０に供給されるＡな
いしＤの信号のいずれを選択するかを決定する選択信号
を供給される信号に基づいて生成し、生成した信号をマ
ルチプレクサ１０へ送出する。

尚、マルチプレクサ１０に送出されるハないしＤのデー
タは以下に示す通りである。

Ａのデータは、加算器２０の出力データの１−（Ｂから
２　Ｌ　Ｓ　Ｂまでの２３ビツトが右１シフタ８にて右
へ（下位側へ）１ビツトシフトされたデータであり、Ｂ
のデータは、加算器２０の出力データのＶとＨＢのデー
タを除いた２２ビツトのデータに最下位ビットより１ビ
ット下位に１ビツトのデータを追加して２３ビツトと下
データである。尚、追加する１ビツトのデータは加算器
２２より出力−セクションに分割し、最下位のアダーセ
クションのみ加算回路をＱ＋Ｏ，Ｑ＋］、Ｑ＋２のため
に３つ設け、最下位を除くアダーセクションは加算回路
２つとデータ・セレクタ３つとキャリー生成回路３つを
設けることで、加算時間の高速化と面積の縮小化を図っ
ている。

次にＭＳＰ加算回路２０の構成について更に説明する。

本実施例においては３２ビツトの浮動小数点の乗算につ
いて説明している。３２ビツトの場合、符号が１ビツト
、指数部が８ビツト、仮数部が２３ビツトである。上述
したように、仮数部を乗算する場合、仮数２３ビツトの
最上位ビットの１つ」二のビットに′　１″を拡張して
計算する（Ｈｉｄｄｅｎ　Ｂｉｔ）。

第６図に示すように、２次のブースと＋１アルゴリズム
を用いて乗算を行なうと、部分積は１３個生成され、１
個が２６ビツトとなる。

そして、＋１アルゴリズムによる１加算は、第６図の１
３段目の部分積の下に示している。

ところで、並列乗算機の乗算アレ一部の最終加される最
上位ビット（第１図ではＬＳＢと記述）と、丸め桁上げ
検出回路５が送出するＲＯ倍信号の○Ｒ論理から生成さ
れる。Ｃのデータは加算回路２０の出力データのＨＢな
いし２ＬＳＢの２３ビツトが右１シフタ９にて１ビツト
シフＩ・されたデータである。Ｄのデータは加算回路２
０の出力データのＶとＨＢのデータを除いた２２ビツト
のデータに最下位ピッ［・より１ビツト下位に”ｏ”を
付加して２３ビツトとしたデータである。

マルチプレクサ１ｏは、仮数部選択信号生成回路６より
供給された選択信号により上記ＡないしＤのデータの内
からいずれか１つを選択し、仮数部結果として送出する
。

本発明は上述したように、２通りの結果が出力されるま
でのＭＳＰの加算回路２０について、Ｑ＋Ｏ，Ｑ＋１．
Ｑ＋２の３通りを計算するのであるが、第７図に示すよ
うに３つの加算回路をそのまま用いていたのでは、回路
規模が大きくなり、計算時間も従来例と変わりはない。

そこで、本発明においては、ＭＳＰ加算回路２０を複数
のアダ算の各桁は３人力になる。そこで、第３図で示す
ように、この３人力をフルアダーでまとめて２出力にし
、各桁の２出力を最終段の加算回路で加算し、積を求め
る。しかし、第６図で示すように、＋１アルゴリズムを
用いる場合、更に所定の桁に１を加算する必要が有る。

そこで、第４図に示すように、乗算アレー内にもう１段
フルアダーを設け、このフルアダーで所定の桁に］を加
算すればスピードを落すことなく加算できる。

ところで、第６図の部分積の内置下位の符号ビットの１
つ下の桁は＋１アルゴリズムによる１加算はしなくても
構成できる。即ち、フルアダー■の”ｏ”入力を”ｏ”
のままにしておけば、Ｑ＋Ｏ１′″１”′にすればＱ＋
］が実現できるとし、第４図に示すようにフルアダーを
２つ用意し、他の２人力は共通にして、残りの１入力を
”′Ｏ″にする場合（フルアダー■）と”Ｉ”にする場
合（フルアダー■）とに分ければ良い。

最終段の加算回路でＱ＋Ｏ，Ｑ＋ｌ、Ｑ＋２を行なうに
は、 Ｑ＋Ｏの場合、フルアダー■の出力を受けて、且つキャ
リー人力が”ｏ” Ｑ＋１の場合、フルアダー■の出力を受けて、且つキャ
リー人力が”１”又はフルアダー■の出力を受けて、且
つキャリー人力が′″Ｏ″Ｑ＋２の場合、フルアダー■
の出力を受けて、且つキャリー人力が′″１″ である。

３つの加算（Ｑ十〇、Ｑ＋ｌ、Ｑ＋２）でフルアダー■
■からの入力以外の入力はすべて同じである。これは第
３図のフルアダー■の′″Ｏ′″入力区を］″′にすれ
ばこのフルアダーの出力Ａｌ。

ＢＯは変化するが、他のフルアダーの出力ＡＯ。

Ａ２．Ａ３．Ａ４・・、Ｂｌ、Ｂ２．Ｂ３・・・が変化
しないことによる。

最終段の加算回路を構成するとき、Ｑ＋Ｏ，Ｑ十］、Ｑ
＋２夫々のために３つの加算回路を設けていたのでは、
回路規模が大きくなってしまう。

そこで、本発明においてはＭＳＰの加算回路２０を第２
図に示すように、複数のアダーセクションリー人力が＋
ｌｔｌ＋の加算手段を設け、先の最下位のアダーセクシ
ョンの第１、第２、第３のキャリー出力によって、この
セクション２２０におけるＱ＋Ｏ，Ｑ＋］、Ｑ＋２の加
算結果を得る。本実施例において、キャリー出力が”ｏ
”の加算手段は第４の加算手段２２１、キャリー出力が
″　１″′の加算手段は第５の加算手段２２２である。

そして、第１のキャリーＣ°。が０のとき第４の加算手
段２２１．１のとき第５の加算手段２２２の出力を選択
し、このセクションにおけるＱ＋０の加算結果とする。

第２、第３のキャリーＣ”。、Ｃ′３についても同様に
このセクションにおけるＱ十１．Ｑ＋２の加算結果が得
られる。

また、第４、第５の加算手段２２１，２２２からのキャ
リーと第１のキャリーは第１のキャリー生成回路２２３
に入力され、このセクション２２ＱにおけるＱ十〇に対
応しただ１のキャリー出力Ｃ°７を生成する。

即ち、第１キヤリーＣ０３がＯのとき第４の加算手段２
２１、第１のキャリーＣ′３が１のとき第５に分割し、
最下位のアダーセクションのみＱ十〇。

Ｑ＋１．Ｑ＋２のための加算回路を設けている。

次に、第２図に従い本発明に適用されるＭＳＰの加算回
路２ｏについて説明する。

ＭＳＰ加算加路２０は、生成された上位２４ビツトの符
号ビットを、複数のグループ、本実施例では６つのグル
ープに分割する。そのグループに対応する６つのアダー
セクション２０１．２０２．２０３．２０４．２２０お
よび２１０に分割し、最下位のアダーセクション２１０
のみ、Ｑ＋Ｏ。

Ｑ＋１．Ｑ＋２のための第１の加算手段２１１、第２の
加算手段２１２、および第３の加算手段２１３を設ける
。そして第１の加算手段２１１より第１のキャリー出力
Ｃ°３、第２の加算手段２１２より第２のキャリー出力
Ｃ３、第３の加算手段２１３より第３のキャリー出力Ｃ
′３が夫々出力される。

最下位のアダーセクション２１０より１つ上位のアダー
セクション２２０は予めキャリー人力を考慮してキャリ
ー人力か”′Ｏ′″の加算手段とキャの加算手段２２２
からのキャリーの値を出力するよう第１のキャリー生成
回路２２３が構成される。

同様に第２、第３のキャリー人力ｃ　、、　ｃ’、に対
しても夫々、第２のキャリー生成回路２２４、第３のキ
ャリー生成回路２２５において、夫々キャリーの値を出
力する。

また、第４の加算手段２２１および第５の加算手段２２
２の加算結果は、第］のデータセレクタ２２７および第
３のデータセレクタ２２８に出力される。

そして、第１のデータセレクタ２２６には第１のキャリ
ーＣ°３、第２のデータセレクタ２２７には第２のキャ
リーＣ゛３、第３のデータセレクタ２２８には第３・の
キャリーＣ２，が夫々入力され、下位のアダーセクショ
ン２１０のキャリー出力により、このセクションにおけ
るＱ＋Ｏ，Ｑ＋１．Ｑ＋２に対応した加算結果が選択さ
れる。

すなわち、第１のキャリーＣ°３が入力された場合には
、第１のデータセレクタ２２６、第２のキャリーＣ゛３
か入力された場合には、第２のデータセレクタ２２７、
第３のキャリーＣ′３が入力された場合には第３のデー
タセレクタ２２８が選択される。

第５図は第１のキャリー生成回路２２３の一例を示す回
路図である。

キャリー生成回路はＯＲ回路、ナンド回路、インバータ
で構成することができる。図においてＣ０ＵＴ　ｌは第
４の加算手段２２１のキャリー出力、Ｃ０１ＪＴ２は第
５の加算手段２２２のキャリー出力である。

ここで、Ｃ０ＵＴＩ＝Ｏで且つＣ０ＵＴ２＝　］という
場合は起こらない。

第１表に第５図の真理値表を示す。

（以下、余白） このように、」１位のアダーセクションにおいても３つ
の加算結果の出力とキャリーの伝搬がなされている。

而して、第２図においては２４ビツトのデータ入力に対
し、４ビツトずつのアダーセクション２０１．２０２．
２０３．２０４．２２０に分割している。ＡＯ〜Ａ２３
、ＢＯ−Ｂ２３、ＡＩ’ＢＯ’　は乗算アレー１からの
出ツバＡ１″、ＢＯはアレー内で部分積のうち最下位の
符号ビットの１つ下の桁に１加算した結果である。

Ｓ’。〜Ｓ’、、ハＱ＋ｏ、　Ｓ’。〜Ｓ’、、ハＱ＋
１゜Ｓ′。〜Ｓ′２３はＱ＋２の２４ビット加算結果、
Ｃ。

３は最下位のアダーセクション２１０の第１のキャリー
、Ｃ３、Ｃｏおち同様に第２、第３のキャリーである。

Ｃ°７、Ｃ７、Ｃｏ７は最下位から数えて２番目のアダ
ーセクションの第１、第２、第３のキャリーＣ°１１、
Ｃ１３、Ｃｏ、１は最下位から数えて３番目のアダーセ
クションの第１、第２、第３のキャリ、　ｃｏ、、、Ｃ
ｏ１ゎ、Ｃｏ１．は最下位がら数えて４第１表 第１のキャリー出力Ｃ°３が″”ｏ″のときＣｏ、はＣ
０ＵＴＩ、　Ｃ”、が″ビ′のときＣ０，はＣ０ＵＴ２
の値となる。

そして、更に上位のアダーセクション２０１〜２０４は
、アダーセクション２２０の回路構成と全く同じ回路構
成であり、１つ下位のアダーセクションからの第１、第
２、第３のキャリーによりこのセクションのＱ＋Ｏ，Ｑ
＋ｌ、Ｑ＋２に対応した加算結果を選択して出力し、第
１、第２、第３のキャリーも同じく生成し、上位のアダ
ーセクションに伝搬する。

番目のアダーセクションの第１、第２、第３のキャリー
、Ｃ°１５、Ｃｏ１６、Ｃｏ１３は最下位から数えて５
番目のアダーセクションの第１、第２、第３のキャリー
、である。

アダーセクション２１０において、第１の加算手段２１
１は４ビツトの入力データＡ、Ｂのへ十Ｂを行ない、第
２の加算手段２１２はＡ十Ｂ＋１を行ない、第３の加算
手段２１３はＡ＋Ｂ＋２を行なう。

第３の加算手段は第４図のＡＯｌＡＭ　、Ａ２、Ａ３と
ＢＯ″、Ｂ１、Ｂ２、Ｂ３を入力し、キャリー人力を１
とすることで、Ａ十Ｂに２加算している。

アダーセクション２２０において、第４の加算手段２２
１はＡ十Ｂ、第５の加算手段２２２はＡ＋Ｂ＋１を行な
う。

Ｊ−、記したようにＭＳＰの加算回路２０を構成すると
、３つの加算回路で構成するよりも回路規模が小さくな
り、チップ面積も縮小できる。

更に、計算時間も３つの加算回路で構成する場台にはＭ
ＳＰのビット数分の加算時１’＆’Ｊを要するか、本発
明による構成だと、最下位のアダーセクションにおける
加算時間に各アダーセクションのキャリー生成回路のキ
ャリー伝搬時間を加算しただけの時間に短縮できる。

また、ＬＳＰとＭＳＰを分割し、夫々並列に計算してい
るため、４８ビツトの乗算結果を得るための最終段の加
算回路における加算時間は第１０図の従来装置に比べて
約半分に短縮できる。

尚、上記実施例は３２ビット浮動小数点の場合を示した
が、本実施例は３２ビットに限るものではない。

また、上記実施例は浮動少数点の乗算装置について説明
したが、浮動小数点に限らず本行数の大きな乗算装置に
適用することも可能である。

〔発明の効果〕

以」二説明したように、本発明によれば、乗算部の最終
段加算回路を」１位と下位とで２つに分割して、夫々並
列に計算するので、乗算時間を短縮することができる。

示すブロック図である。

・・乗算アレー、　　　　２０・・ＭＳＰ加算回路、ト
マルチプレクサ、２２・・・Ｌ　Ｓ　Ｐ加算回路、・丸
め桁上げ検出回路、 ・仮数部選択信号生成回路、 マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. （１）乗算装置の乗算部で生成された部分積を加算する
   とき、乗算アレーからの出力を受けて最終の部分積の加
   算を行なう加算回路において、生成された部分積のうち
   最下位ビットの１つ下の桁未満と、１つ下の桁以上の加
   算を並列に行なう乗算装置であって、 １つ下の桁以上については最下位の符号ビットの１つ下
   の桁に予め１つ下の桁未満からのキャリーの有無と丸め
   による桁上げの有無に応じて、”０”、”１”、”２”
   を加算する３通りの加算を同時に行なうと共に、１つ下
   の桁未満からのキャリーと丸めによる桁上げの有無が決
   まった時点で３通りの１つ下の桁以上の加算結果のうち
   １つを選択することを特徴とする乗算装置。