JPS6131890B2 - - Google Patents
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- JPS6131890B2 JPS6131890B2 JP55105749A JP10574980A JPS6131890B2 JP S6131890 B2 JPS6131890 B2 JP S6131890B2 JP 55105749 A JP55105749 A JP 55105749A JP 10574980 A JP10574980 A JP 10574980A JP S6131890 B2 JPS6131890 B2 JP S6131890B2
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Description
本発明は高速演算処理可能なMOS集積化され
た乗除算回路に関する。 従来一般に、乗算回路と除算回路とは別個の独
立した回路構成により実現されているが、近年回
路構成の共通化を図ることが試みられている。と
ころが乗除算機能を同一の集積回路基板上の実現
せんとしても、素子数や消費電力、更には動作遅
延時間等の点で多くの困難が伴つた。 ところで最近、集積回路化に適した乗除算回路
が、例えば Ｄ・Ｐ・Agrawal“High―speed arithmetic
array”IEEE Trans.Comput.VoL.C―28，
No.3（March 1979）pp.215―224 等が紹介されるに至つている。これに紹介される
乗除算回路は、単位回路内に加算回路のみを設
け、減算処理を「２」の補数加算として実行する
ようにしたもので、従来の単位回路内に加算回路
と減算回路とを並設したものに比して制御性や消
費電力・動作遅延時間等の点で優れた特徴を有し
ている。しかも同乗除算回路はリストアリング
（restoring）方式を採用しているので正確な剰余
も得ることができる等の特徴を有している。とこ
ろが除算実行時にあつて、商の各桁を決定する為
に剰余あるいは被除数から除数を減算可能か否か
の決定をする際、同時桁上回路が高速動作するこ
とが必要であり、従つて論理素子数も少ないこと
が望まれる。ところが、16bitの２進数を相互に
乗算する場合、あるいは31bitの２進数を16bitの
２進数で除算する場合には、271個の反復配列さ
れた単位回路が必要であり、また１つの単位回路
は９ゲートで構成されることから全体的には2439
個のゲートが必要となる。これらのゲートが仮り
にＥ／Ｄ型MOSゲートにて構成されるものとす
ると、その消費電流は１ゲート当り0.1mA、約半
数のゲートが等価的にON動作しているものとす
ると、約125mAにも達する。これ故、その周辺
のレジスタ群や制御回路を含んで集積化を図らん
としても非常な困難が伴つた。そこで上記Ｅ／Ｄ
型MOSゲートに代えてCMOSゲートを採用して
消費電力の低減を図ることが考えられた。然乍ら
このようにすると、動作速度が遅くなつて演算の
為の時間遅延が問題となり、その上、素子数やチ
ツプ面積の増大を招くと云う新たな問題が生じ
た。 本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、素子数およびチ
ツプ面積の縮少を図り、且つ低消費電力で高速度
な乗除算演算を行い得る簡易な構成のMOS構成
された乗除算回路を提供せんことにある。 即ち本発明の概要は単位回路をCMOSゲートで
構成し、除算用桁上回路をＥ／Ｄ型MOSゲート
で構成することによつて上述した目的を効果的に
達成したものである。 以下、図面を参照して本発明の一実施例につき
説明する。 第１図は実施例回路の全体を示す概略構成図
で、８ビツトの２進数（P0，P1，〜，P7）と同じ
く８ビツトの２進数（B0，B1，〜，B7）を乗算し
て、その乗算値である16ビツトの２進数（S0，
S1，〜，S15）を求め、あるいは15ビツトの２進数
（A0，A1，〜，A14）を８ビツトの２進数（B0，
B1，〜，B7）で除算してその除算結果である８ビ
ツト２進数（Q0，Q1，〜，Q7）で示される商、お
よび16ビツト２進数（S0，S1，〜，S15）で示され
る余りを求めるものが例示されている。これらの
乗算演算および除算演算は制御信号ｘによつて選
択的に指定されるもので、その論理は次表（第１
表）の如く示される。
た乗除算回路に関する。 従来一般に、乗算回路と除算回路とは別個の独
立した回路構成により実現されているが、近年回
路構成の共通化を図ることが試みられている。と
ころが乗除算機能を同一の集積回路基板上の実現
せんとしても、素子数や消費電力、更には動作遅
延時間等の点で多くの困難が伴つた。 ところで最近、集積回路化に適した乗除算回路
が、例えば Ｄ・Ｐ・Agrawal“High―speed arithmetic
array”IEEE Trans.Comput.VoL.C―28，
No.3（March 1979）pp.215―224 等が紹介されるに至つている。これに紹介される
乗除算回路は、単位回路内に加算回路のみを設
け、減算処理を「２」の補数加算として実行する
ようにしたもので、従来の単位回路内に加算回路
と減算回路とを並設したものに比して制御性や消
費電力・動作遅延時間等の点で優れた特徴を有し
ている。しかも同乗除算回路はリストアリング
（restoring）方式を採用しているので正確な剰余
も得ることができる等の特徴を有している。とこ
ろが除算実行時にあつて、商の各桁を決定する為
に剰余あるいは被除数から除数を減算可能か否か
の決定をする際、同時桁上回路が高速動作するこ
とが必要であり、従つて論理素子数も少ないこと
が望まれる。ところが、16bitの２進数を相互に
乗算する場合、あるいは31bitの２進数を16bitの
２進数で除算する場合には、271個の反復配列さ
れた単位回路が必要であり、また１つの単位回路
は９ゲートで構成されることから全体的には2439
個のゲートが必要となる。これらのゲートが仮り
にＥ／Ｄ型MOSゲートにて構成されるものとす
ると、その消費電流は１ゲート当り0.1mA、約半
数のゲートが等価的にON動作しているものとす
ると、約125mAにも達する。これ故、その周辺
のレジスタ群や制御回路を含んで集積化を図らん
としても非常な困難が伴つた。そこで上記Ｅ／Ｄ
型MOSゲートに代えてCMOSゲートを採用して
消費電力の低減を図ることが考えられた。然乍ら
このようにすると、動作速度が遅くなつて演算の
為の時間遅延が問題となり、その上、素子数やチ
ツプ面積の増大を招くと云う新たな問題が生じ
た。 本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、素子数およびチ
ツプ面積の縮少を図り、且つ低消費電力で高速度
な乗除算演算を行い得る簡易な構成のMOS構成
された乗除算回路を提供せんことにある。 即ち本発明の概要は単位回路をCMOSゲートで
構成し、除算用桁上回路をＥ／Ｄ型MOSゲート
で構成することによつて上述した目的を効果的に
達成したものである。 以下、図面を参照して本発明の一実施例につき
説明する。 第１図は実施例回路の全体を示す概略構成図
で、８ビツトの２進数（P0，P1，〜，P7）と同じ
く８ビツトの２進数（B0，B1，〜，B7）を乗算し
て、その乗算値である16ビツトの２進数（S0，
S1，〜，S15）を求め、あるいは15ビツトの２進数
（A0，A1，〜，A14）を８ビツトの２進数（B0，
B1，〜，B7）で除算してその除算結果である８ビ
ツト２進数（Q0，Q1，〜，Q7）で示される商、お
よび16ビツト２進数（S0，S1，〜，S15）で示され
る余りを求めるものが例示されている。これらの
乗算演算および除算演算は制御信号ｘによつて選
択的に指定されるもので、その論理は次表（第１
表）の如く示される。
【表】
但し、上記第１表において２進数は
（P7，P6，〜，P0）＝27・P7＋26・P6＋……＋
20・P0 （B7，B6，〜，B0）＝27・B7＋26・B6＋……＋
20・B0 （S15，S14，〜，S0）＝215・S15＋214・S14…＋
20・S0 （A14，A13，〜，A0）＝214・A14＋213・A13…＋
20・A0 なる意味を持つ。 しかして第１図において複数の単位回路１は、
それぞれ後述するように加算回路を含み、反復配
列して接続されている。即ち、単位回路１は８個
を横方向に並列接続して１段を為し、１段毎に１
単位回路ずつシフトして斜配列して８段構成さ
れ、隣接する単位回路１間においてデータ送受を
行う如く接続されている。また別の単位回路１は
上記段間のシフトに対応して合計７個、並列接続
して設けられている。これらの単位回路１群に対
して、第１段目には被乗数である２進数８ビツト
のデータ（B7，B6，〜，B0）が８個の２入力排他
的論理和回路（EX―OR）２を並列的に介して入
力され、また乗数である２進数８ビツトのデータ
（P7，P6，〜，P0）が８個の後述するスイツチ回路
３を並列に介して各段の最上位ビツトである単位
回路１に並列入力されるようになつている。そし
て、これらの単位回路１群を順次介して得られた
演算データは、16ビツト並列加算回路４を介して
乗算値２進数16ビツトのデータ（S15，S14，〜，
S0）として出力されるようになつている。尚、各
段における最下位ビツトに対応した単位回路１の
出力データは２入力論理積回路（AND）５を介
して、次段の最下位ビツトから２番目のビツトに
対応した単位回路１に与えられる。 一方、単位回路１群の各段においては、上位４
ビツトおよび下位４ビツトにそれぞれ対応して、
部分的同時桁上回路６が接続されている。これら
の部分的同時桁上回路６は、その段においてそれ
ぞれ横方向に縦続に接続構成されたもので、各段
における除算処理の桁上演算を行うものである。
そして、第１段目の桁上回路６の出力は、その段
の最上位ビツトに相当した単位回路１の出力と２
入力排他的論理和回路７による論理演算を受けた
のち、前記スイツチ回路３に供給される。また残
る上位段の桁上回路６の出力は４入力排他的論理
和回路８を介して各段にそれぞれ対応した前記各
スイツチ回路３に供給される。これらのスイツチ
回路３より、上記各桁上出力が、各段にそれぞれ
対応した最上位ビツトの単位回路１に入力され
る。これらの桁上回路６の演算を併用した単位回
路１群の演算処理により、第１段目の単位回路
１、および第２段目から第８段目の最下位ビツト
の単位回路１に各々与えられた２進数15ビツトの
データ（A14，A13，〜，A0）が、２入力排他的論
理和回路２を介して第１段目の単位回路１にそれ
ぞれ与えられる２進数８ビツトの除数データ
（B7，B6，〜，B0）により除算されることにな
る。そして、その除算結果である商が、２進数８
ビツトのデータ（Q7，Q6，〜，Q0）として前記排
他的論理和回路７，８の出力から、また２進数16
ビツトの余りデータ（S15，S14，〜，S0）が前記
16ビツト並列加算器４の出力からそれぞれ得られ
る。尚、２入力排他的論理和回路２、スイツチ回
路３、および２入力論理積回路５は、それぞれ前
記制御信号ｘにより動作制御される。 さて、前記単位回路１は例えば第２図に示すよ
うに構成される。即ち単位回路１は第ｉ桁のビツ
トデータに対して論理演算を行うものであり、ビ
ツトデータＡi，Ｂi，Ｃi，Ｄiおよびiを入力し
て、次のようなビツトデータＢi，Ｓi，Ｄi，Ｃi+
１，i+1，i+1およびi+1を得ている。 ｅi+1＝Ａi・Ｃi＋Ｂi・（ａi○＋Ｃi） Ｃi+1＝Ａi・Ｃi＋（ａi○＋Ｃi）・Ｂi・Ｄi Ｓi＝Ａi○＋Ｃi○＋（Ｂi・Ｄi） Ｇi+1＝ｅi・（Ａi○＋Ｂi○＋Ｃi） Ｈi+1＝ｅi＋（Ａi○＋Ｂi○＋Ｃi） 即ち単位回路１は第２図に示すように２入力
NAND回路１０，１１、２入力EX―OR回路１
２，１３、２入力NOR回路１４，１５、２入力
NAND回路１６、インバータ回路１７，１８、そ
してスイツチ回路１９，２０により加算回路を形
成して構成される。スイツチ回路１９，２０は先
に説明したスイツチ回路３と同様に例えば第３図
に示す如く、２入力アンド回路２１，２２、イン
バータ回路２３、そして２入力OR回路２４にて
論理構成される。そして入力データI1，I2に対
し、制御データＤiによつて出力データOutを Out＝I1・i＋I2・Ｄi として得ている。また同様にスイツチ回路３にあ
つては、入力データＰi，Ｑiに対して制御信号ｘ
により、 Ｄi＝Ｐi・＋Ｑi・ｘ なる出力を得ることになる。 かくして上記構成の単位回路１によれば、
AND回路１０にてデータＡi；Ｃiの論理演算値
「Ａi・Ｃi」が求められてノア回路１４と共にスイ
ツチ回路１９のデータ入力端子I1側に供給され
る。またデータＡi；ＣiはEX−OR回路１２にて
論理演算され、その値「Ａi○＋Ｃi」をAND回路１
１およびEX―OR回路１３、そしてスイツチ回路
２０のデータ入力端子I1側に供給される。AND回
路１１は上記EX―OR回路１２の出力データと入
力データＢiとの論理積「Ｂi・（Ａi○＋Ｃi）」を求め
ており、これを前記NOR回路１４に導いてい
る。従つてNOR回路１４は、先のAND回路１０
の出力データと上記AND回路１１の出力データ
とから「i・i＋i・（i i）」なる論理値
を得、これを出力データi+1として出力してい
る。またこの出力データi+1はインバータ１７
を介して反転されて前記スイツチ回路１９の端子
I2側に導かれており、従つてスイツチ回路１９は
先のAND回路１０の出力データとから「Ａi・Ｃ
i・i＋｛Ａi・Ｃi＋Ｂi（Ａi○＋Ｃi）｝Ｄi」なる論
理
値を得、これを前記出力データＣi+1として出力
している。一方、EX―OR回路１３はEX―OR回
路１２の出力データと入力データＢiとから「Ａi
○＋Ｂi○＋Ｃi」なる論理値を得ており、これを
NAND回路１６、NOR回路１５、そしてスイツ
チ回路２０の端子I2側に供給している。これによ
つてスイツチ回路２０はEX―OR回路１２，１３
の出力データから「（Ａi○＋Ｃi）i＋（Ａi○＋Ｂi
○＋
Ｃi）・Ｄi」なる論理値を得、これを出力データＳ
iとして出力している。またNOR回路１５および
NAND回路１６は共にインバータ回路１８を介し
た入力データiを入力としており、従つて
NAND回路１６は「（i i i）i」を、ま
たNOR回路１５は「（i i i）＋i」なる
データをそれぞれ出力データi+1，i+1として
出力している。このようにして論理演算処理して
求められた出力データは、先に説明した論理条件
を満たすことは云うまでもない。 一方、前記４入力排他的論理和回路８は、具体
的には第４図に示すように３つの２入力EX―OR
回路２５，２６，２７にて構成される。即ち、４
つの入力データL1，L2，L3，L4のうちL1，L2は
EX―OR回路２５にて「L1○＋L2」なる論理演算値
として求められたのち、EX―OR回路２７に導か
れる。また上記データL3，L4はEX―OR回路２６
にて「L3○＋L4」なる論理演算が施されてEX―OR
回路２７に導かれる。従つてEX―OR回路２７で
は、これら前段のEX―OR回路２５，２６の出力
データ「L1L2，「L3L4」を受けてその排他的
論理和値「（L1L2）（L3L4）」を得ている。
つまりその出力データＭが Ｍ＝L1L2L3L4 として求められている。 また前記部分的同時桁上回路６は例えば第５図
に示すようにインバータ回路２７、NOR回路２
８，２９，３０，３１，３２により構成される。
インバータ回路２７は入力データi+3を反転し
てNOR回路３２に供給するもので、またNOR回
路２８は入力データi+3，i+2の論理データ
「i+3＋i+2」、つまり「Ｈi+3，Ｇi+2」を求め
て、これをNOR回路３２に供給している。同様
にしてNOR回路２９はデータ「Ｈi+3・Ｈi+2・Ｇi
＋１」を求め、NOR回路３０はデータ「Ｈi+3・Ｈi+
２・Ｈi+1・Ｇi」を求め、更にNOR回路３１はデー
タ「Ｈi+3・Ｈi+2・Ｈi+1・Ｈi・Ｃi」を求めて、こ
れらのデータをそれぞれNOR回路３２に供給し
ている。そしてNOR回路３２はこれらのデータ
の否定的論理和値を求め、これを桁上出力データ
i+4として出力している。 このように構成された単位回路１や桁上回路
６、そしてスイツチ回路３等により反復配列して
構成された演算ブロツクによつて、乗除算処理が
行われる。 ところで、上記演算ブロツクの各ビツト出力を
受ける16ビツト並列加算器４は、例えば第６図に
示すように、並列構成された加算回路３３および
先の桁上回路６と同様に論理構成された部分的同
時桁上回路３４にて構成される。加算回路３３は
第７図に示すように全加算器を形成したもので、
４個１組として並列構成され、４組並列的に設け
られている。そして、これらの加算回路３３の各
組にそれぞれ対応して同時桁上回路３４が設けら
れている。これらの桁上回路３４は縦続に接続さ
れて桁上出力を順次上位側の桁上回路３４に供給
すると共に、上記桁上出力を前記各組の加算回路
３３に供給している。また、これらの桁上出力お
よび演算ブロツクの各ビツトの出力データを受け
る加算回路３３は、２入力NAND回路３５，３
６、２入力EX―OR回路３７，３８、オア回路３
９そしてインバータ回路４０，４１にて構成され
ている。そして入力データAAi，ABiに対して
NAND回路３５にて「i・i「なる論理デー
タを得、これを出力データiとして出力してい
る。またEX―OR回路３７は「AAiABi」なる
論理データを求め、これをインバータ回路４０を
介して反転して「i i」を出力データi
として出力している。また出力データＳiはEX―
OR回路３８にてインバータ回路４０の出力とキ
ヤリー信号iとの論理演算を施すことにより
「i i i「として求められている。そし
て、キヤリー信号i+1は、OR回路３９、NAND
回路３６にて「｛（i i）＋ACi ｝・（i・
ABi）」なるデータを求め、これをインバータ回
路４１を介して反転することによつて生成されて
いる。つまりキヤリー出力i+1は i+1＝i・i＋i・i＋i・
i として求められる。そして、このように構成され
た16ビツト並列加算回路４によつて乗算結果であ
る「S10，S14，〜，S0」あるいは除算結果の余り
である「S15，S14，〜，S0」が求められている。 このように構成された乗除算回路は、次のよう
に演算処理を実行する。 先ず乗算処理は制御信号ｘを「０」とすること
により指定される。これによつて被乗数データ
「B7，B6，〜，B0」が、最上位段の単位回路１に
それぞれ入力される。このときデータ入力Ａi，
Ｃiはそれぞれ「０」に保たれ、データ入力がな
されない。またスイツチ回路３は制御信号ｘが
「０」であることより、乗数データ「P7，P6，
〜，P0」を取込み、これを単位回路１の各段最上
位に与えることになる。これによつて各単位回路
１は、入力データＡi，Ｃi、そしてＤi，Ｂiを３入
力とする全加算器として動作して桁上出力Ｃi+1
と和出力Ｓiを得ることになる。そして、各単位
回路１は桁上保存の形態をとつて順次次段の単位
回路１にデータ出力することになるので、最終段
に設けられた16ビツト並列加算回路４にて最終的
な積データ（S15，S14，〜，S0）が得られること
になる。 一方、前記制御信号ｘを「１」とすることによ
つて除算演算が実行される。この制御信号ｘによ
つて２入力排他的論理和回路２には、除算データ
（B7，B6，〜，B0）に対する「１」の補数データ
（7，6，〜，0）が準備されることになる。ま
たこのような補数データに対して、最上位段の単
位回路１および各段における最下位桁に相当した
単位回路１には被除数データ（A14，A13，〜，
A0）が与えられる。これらのデータに対してリス
トアリング方式による除算処理が行われる。即
ち、各行において余り若くは被除数から除数が引
けるか否かの引算処理が、除数の「２」の補数に
よる加算として実行される。このとき、その行に
おける最上位ビツトにおいて、桁あふれ、つまり
桁上出力があるか否かにより、存在する場合には
正または零、存在しない場合には負であることに
対応させて商のデータ「１」「０」に対応させ
る。一方、単位回路１は、キヤリーセーブ方式に
従つて結線されているから、該当行における桁あ
ふれのみならず、１つ前の行における、桁あふれ
への寄与も演算に算入する必要がある。この算入
処理が排他的論理和回路８によつて行われる。排
他的論理和回路７，８の出力は除算結果の商
（Q7，Q6，〜，Q0）として出力することのみなら
ず、これをスイツチ回路３を介して各行にそれぞ
れ再入力する。ここで、ｅi+1，Ｇi+1，Ｈi+1は各
行における桁あふれへの寄与を決定する為に用い
られるもので、また除数Ｂiは「１」の補数の形
で用いられる。また「２」の補数加算を実行する
為に、各行の最下位ビツトに相当したｅi入力に
は制御信号ｘ（＝１）が与えられる。また上記Ｇ
i+1，Ｈi+1は同時桁上げにおける生成項および伝
搬項としての意味を有する。そして、各段に設け
られたアンド回路５により、商データが１になる
ときの引算処理実行における最下位ビツトへの
「１」の加算を次段の行において行うようになつ
ている。このようにして各段毎に商のデータ（Ｑ
i）が決定され、最終段においてその余りが求め
られている。 かくしてここに乗除算処理が効果的に実行され
る。 さてここで本回路が特徴とするところは、除算
演算において部分的同時桁上処理を行うことのみ
ならず、単位回路１を第８図に示すようにCMOS
ゲートで構成し、また部分的同時桁上回路６を第
９図に示すようにＥ／Ｄ型MOSゲートで構成し
た点にある。また第１０図はCMOSゲートで構成
された加算回路３３を示すものであり、この加算
回路３３を含む16ビツト並列加算回路４の桁上回
路３４は桁上回路６と同様にＥ／Ｄ型MOSゲー
トで構成される。尚、図中５１はＮチヤンネルエ
ンハンスメント型MOSトランジスタ、５２はＰ
チヤンネルエンハンスメント型MOSトランジス
タ、５３はＮチヤンネルデプレーシヨン型MOS
トランジスタを示している。 このようなMOS構成とすれば、桁上回路６お
よび加算回路４における動作遅れ時間を全CMOS
構造としたものに比して短縮化することができ
る。その上、チツプ面積の縮小化を図り得る。ま
た、完全同時桁上に比較して部分的同時桁上を行
うので、基本組当りの演算速度を速くすることが
でき、チツプ面積との兼合いの点でも妥協するこ
とが可能となる。しかも単位回路１や並列加算回
路４の加算回路３３等がCMOS構造なので、電力
節減を効果的に行い得る。 ところで、本回路における乗数・被乗数、商の
ビツト数をｎとした場合、演算処理時間Ｔは次の
ように与えられる。 Ｔ＝（ｎ＋１）T1＋ｎ（T2＋T3＋T4）＋T5＋T6＋
（T3′−T3） 但し、T1：単位回路１の遅延時間 T2：桁上回路４の遅延時間 T3：排他的論理和回路８の遅延時間 T3′：排他的論理和回路８の遅延時間 T4：スイツチ回路３の遅延時間 T5：排他的論理和回路２の遅延時間 T6：並列加算回路４の遅延時間 そして、上記のＥ／Ｄ型MOSゲートにて構成さ
れた回路によつて上記T2，T6の遅延時間短縮化
が図られることになる。 しかして今、CMOSゲートの遅延時間をＴC、
Ｅ／Ｄ型MOSゲートの遅延時間をＴEとして示し
た場合、上記各回路における遅延時間T1，T2，
〜，T6は次のように示される。 T1＝5TC＋2TE×（ｎ／４） T2＝2TE×（ｎ／４） T3＝4TC T3′＝2TC T4＝2TC T5＝2TC T6＝10TC＋2TE×（ｎ／４−１） 但し、これらの遅延時間は、ｎが４の倍数とし
て示される場合のものである。従つて全体の演算
処理時間Ｔは Ｔ＝ＴC（11n＋15）＋ＴE（ｎ＋２）（ｎ−１） となる。これに対して全回路をCMOSで構成した
場合には、その演算処理時間T′は T′＝ＴC′（11n＋15）＋ＴC（ｎ＋２）（ｎ−
１） になることから、その比率αは となる。従つて、ＴE／ＴCが1/2であるとすれ
ば、その演算ビツト数ｎによつて次表第２表に示
す如き演算時間の短縮化を図ることが可能とな
る。
20・P0 （B7，B6，〜，B0）＝27・B7＋26・B6＋……＋
20・B0 （S15，S14，〜，S0）＝215・S15＋214・S14…＋
20・S0 （A14，A13，〜，A0）＝214・A14＋213・A13…＋
20・A0 なる意味を持つ。 しかして第１図において複数の単位回路１は、
それぞれ後述するように加算回路を含み、反復配
列して接続されている。即ち、単位回路１は８個
を横方向に並列接続して１段を為し、１段毎に１
単位回路ずつシフトして斜配列して８段構成さ
れ、隣接する単位回路１間においてデータ送受を
行う如く接続されている。また別の単位回路１は
上記段間のシフトに対応して合計７個、並列接続
して設けられている。これらの単位回路１群に対
して、第１段目には被乗数である２進数８ビツト
のデータ（B7，B6，〜，B0）が８個の２入力排他
的論理和回路（EX―OR）２を並列的に介して入
力され、また乗数である２進数８ビツトのデータ
（P7，P6，〜，P0）が８個の後述するスイツチ回路
３を並列に介して各段の最上位ビツトである単位
回路１に並列入力されるようになつている。そし
て、これらの単位回路１群を順次介して得られた
演算データは、16ビツト並列加算回路４を介して
乗算値２進数16ビツトのデータ（S15，S14，〜，
S0）として出力されるようになつている。尚、各
段における最下位ビツトに対応した単位回路１の
出力データは２入力論理積回路（AND）５を介
して、次段の最下位ビツトから２番目のビツトに
対応した単位回路１に与えられる。 一方、単位回路１群の各段においては、上位４
ビツトおよび下位４ビツトにそれぞれ対応して、
部分的同時桁上回路６が接続されている。これら
の部分的同時桁上回路６は、その段においてそれ
ぞれ横方向に縦続に接続構成されたもので、各段
における除算処理の桁上演算を行うものである。
そして、第１段目の桁上回路６の出力は、その段
の最上位ビツトに相当した単位回路１の出力と２
入力排他的論理和回路７による論理演算を受けた
のち、前記スイツチ回路３に供給される。また残
る上位段の桁上回路６の出力は４入力排他的論理
和回路８を介して各段にそれぞれ対応した前記各
スイツチ回路３に供給される。これらのスイツチ
回路３より、上記各桁上出力が、各段にそれぞれ
対応した最上位ビツトの単位回路１に入力され
る。これらの桁上回路６の演算を併用した単位回
路１群の演算処理により、第１段目の単位回路
１、および第２段目から第８段目の最下位ビツト
の単位回路１に各々与えられた２進数15ビツトの
データ（A14，A13，〜，A0）が、２入力排他的論
理和回路２を介して第１段目の単位回路１にそれ
ぞれ与えられる２進数８ビツトの除数データ
（B7，B6，〜，B0）により除算されることにな
る。そして、その除算結果である商が、２進数８
ビツトのデータ（Q7，Q6，〜，Q0）として前記排
他的論理和回路７，８の出力から、また２進数16
ビツトの余りデータ（S15，S14，〜，S0）が前記
16ビツト並列加算器４の出力からそれぞれ得られ
る。尚、２入力排他的論理和回路２、スイツチ回
路３、および２入力論理積回路５は、それぞれ前
記制御信号ｘにより動作制御される。 さて、前記単位回路１は例えば第２図に示すよ
うに構成される。即ち単位回路１は第ｉ桁のビツ
トデータに対して論理演算を行うものであり、ビ
ツトデータＡi，Ｂi，Ｃi，Ｄiおよびiを入力し
て、次のようなビツトデータＢi，Ｓi，Ｄi，Ｃi+
１，i+1，i+1およびi+1を得ている。 ｅi+1＝Ａi・Ｃi＋Ｂi・（ａi○＋Ｃi） Ｃi+1＝Ａi・Ｃi＋（ａi○＋Ｃi）・Ｂi・Ｄi Ｓi＝Ａi○＋Ｃi○＋（Ｂi・Ｄi） Ｇi+1＝ｅi・（Ａi○＋Ｂi○＋Ｃi） Ｈi+1＝ｅi＋（Ａi○＋Ｂi○＋Ｃi） 即ち単位回路１は第２図に示すように２入力
NAND回路１０，１１、２入力EX―OR回路１
２，１３、２入力NOR回路１４，１５、２入力
NAND回路１６、インバータ回路１７，１８、そ
してスイツチ回路１９，２０により加算回路を形
成して構成される。スイツチ回路１９，２０は先
に説明したスイツチ回路３と同様に例えば第３図
に示す如く、２入力アンド回路２１，２２、イン
バータ回路２３、そして２入力OR回路２４にて
論理構成される。そして入力データI1，I2に対
し、制御データＤiによつて出力データOutを Out＝I1・i＋I2・Ｄi として得ている。また同様にスイツチ回路３にあ
つては、入力データＰi，Ｑiに対して制御信号ｘ
により、 Ｄi＝Ｐi・＋Ｑi・ｘ なる出力を得ることになる。 かくして上記構成の単位回路１によれば、
AND回路１０にてデータＡi；Ｃiの論理演算値
「Ａi・Ｃi」が求められてノア回路１４と共にスイ
ツチ回路１９のデータ入力端子I1側に供給され
る。またデータＡi；ＣiはEX−OR回路１２にて
論理演算され、その値「Ａi○＋Ｃi」をAND回路１
１およびEX―OR回路１３、そしてスイツチ回路
２０のデータ入力端子I1側に供給される。AND回
路１１は上記EX―OR回路１２の出力データと入
力データＢiとの論理積「Ｂi・（Ａi○＋Ｃi）」を求め
ており、これを前記NOR回路１４に導いてい
る。従つてNOR回路１４は、先のAND回路１０
の出力データと上記AND回路１１の出力データ
とから「i・i＋i・（i i）」なる論理値
を得、これを出力データi+1として出力してい
る。またこの出力データi+1はインバータ１７
を介して反転されて前記スイツチ回路１９の端子
I2側に導かれており、従つてスイツチ回路１９は
先のAND回路１０の出力データとから「Ａi・Ｃ
i・i＋｛Ａi・Ｃi＋Ｂi（Ａi○＋Ｃi）｝Ｄi」なる論
理
値を得、これを前記出力データＣi+1として出力
している。一方、EX―OR回路１３はEX―OR回
路１２の出力データと入力データＢiとから「Ａi
○＋Ｂi○＋Ｃi」なる論理値を得ており、これを
NAND回路１６、NOR回路１５、そしてスイツ
チ回路２０の端子I2側に供給している。これによ
つてスイツチ回路２０はEX―OR回路１２，１３
の出力データから「（Ａi○＋Ｃi）i＋（Ａi○＋Ｂi
○＋
Ｃi）・Ｄi」なる論理値を得、これを出力データＳ
iとして出力している。またNOR回路１５および
NAND回路１６は共にインバータ回路１８を介し
た入力データiを入力としており、従つて
NAND回路１６は「（i i i）i」を、ま
たNOR回路１５は「（i i i）＋i」なる
データをそれぞれ出力データi+1，i+1として
出力している。このようにして論理演算処理して
求められた出力データは、先に説明した論理条件
を満たすことは云うまでもない。 一方、前記４入力排他的論理和回路８は、具体
的には第４図に示すように３つの２入力EX―OR
回路２５，２６，２７にて構成される。即ち、４
つの入力データL1，L2，L3，L4のうちL1，L2は
EX―OR回路２５にて「L1○＋L2」なる論理演算値
として求められたのち、EX―OR回路２７に導か
れる。また上記データL3，L4はEX―OR回路２６
にて「L3○＋L4」なる論理演算が施されてEX―OR
回路２７に導かれる。従つてEX―OR回路２７で
は、これら前段のEX―OR回路２５，２６の出力
データ「L1L2，「L3L4」を受けてその排他的
論理和値「（L1L2）（L3L4）」を得ている。
つまりその出力データＭが Ｍ＝L1L2L3L4 として求められている。 また前記部分的同時桁上回路６は例えば第５図
に示すようにインバータ回路２７、NOR回路２
８，２９，３０，３１，３２により構成される。
インバータ回路２７は入力データi+3を反転し
てNOR回路３２に供給するもので、またNOR回
路２８は入力データi+3，i+2の論理データ
「i+3＋i+2」、つまり「Ｈi+3，Ｇi+2」を求め
て、これをNOR回路３２に供給している。同様
にしてNOR回路２９はデータ「Ｈi+3・Ｈi+2・Ｇi
＋１」を求め、NOR回路３０はデータ「Ｈi+3・Ｈi+
２・Ｈi+1・Ｇi」を求め、更にNOR回路３１はデー
タ「Ｈi+3・Ｈi+2・Ｈi+1・Ｈi・Ｃi」を求めて、こ
れらのデータをそれぞれNOR回路３２に供給し
ている。そしてNOR回路３２はこれらのデータ
の否定的論理和値を求め、これを桁上出力データ
i+4として出力している。 このように構成された単位回路１や桁上回路
６、そしてスイツチ回路３等により反復配列して
構成された演算ブロツクによつて、乗除算処理が
行われる。 ところで、上記演算ブロツクの各ビツト出力を
受ける16ビツト並列加算器４は、例えば第６図に
示すように、並列構成された加算回路３３および
先の桁上回路６と同様に論理構成された部分的同
時桁上回路３４にて構成される。加算回路３３は
第７図に示すように全加算器を形成したもので、
４個１組として並列構成され、４組並列的に設け
られている。そして、これらの加算回路３３の各
組にそれぞれ対応して同時桁上回路３４が設けら
れている。これらの桁上回路３４は縦続に接続さ
れて桁上出力を順次上位側の桁上回路３４に供給
すると共に、上記桁上出力を前記各組の加算回路
３３に供給している。また、これらの桁上出力お
よび演算ブロツクの各ビツトの出力データを受け
る加算回路３３は、２入力NAND回路３５，３
６、２入力EX―OR回路３７，３８、オア回路３
９そしてインバータ回路４０，４１にて構成され
ている。そして入力データAAi，ABiに対して
NAND回路３５にて「i・i「なる論理デー
タを得、これを出力データiとして出力してい
る。またEX―OR回路３７は「AAiABi」なる
論理データを求め、これをインバータ回路４０を
介して反転して「i i」を出力データi
として出力している。また出力データＳiはEX―
OR回路３８にてインバータ回路４０の出力とキ
ヤリー信号iとの論理演算を施すことにより
「i i i「として求められている。そし
て、キヤリー信号i+1は、OR回路３９、NAND
回路３６にて「｛（i i）＋ACi ｝・（i・
ABi）」なるデータを求め、これをインバータ回
路４１を介して反転することによつて生成されて
いる。つまりキヤリー出力i+1は i+1＝i・i＋i・i＋i・
i として求められる。そして、このように構成され
た16ビツト並列加算回路４によつて乗算結果であ
る「S10，S14，〜，S0」あるいは除算結果の余り
である「S15，S14，〜，S0」が求められている。 このように構成された乗除算回路は、次のよう
に演算処理を実行する。 先ず乗算処理は制御信号ｘを「０」とすること
により指定される。これによつて被乗数データ
「B7，B6，〜，B0」が、最上位段の単位回路１に
それぞれ入力される。このときデータ入力Ａi，
Ｃiはそれぞれ「０」に保たれ、データ入力がな
されない。またスイツチ回路３は制御信号ｘが
「０」であることより、乗数データ「P7，P6，
〜，P0」を取込み、これを単位回路１の各段最上
位に与えることになる。これによつて各単位回路
１は、入力データＡi，Ｃi、そしてＤi，Ｂiを３入
力とする全加算器として動作して桁上出力Ｃi+1
と和出力Ｓiを得ることになる。そして、各単位
回路１は桁上保存の形態をとつて順次次段の単位
回路１にデータ出力することになるので、最終段
に設けられた16ビツト並列加算回路４にて最終的
な積データ（S15，S14，〜，S0）が得られること
になる。 一方、前記制御信号ｘを「１」とすることによ
つて除算演算が実行される。この制御信号ｘによ
つて２入力排他的論理和回路２には、除算データ
（B7，B6，〜，B0）に対する「１」の補数データ
（7，6，〜，0）が準備されることになる。ま
たこのような補数データに対して、最上位段の単
位回路１および各段における最下位桁に相当した
単位回路１には被除数データ（A14，A13，〜，
A0）が与えられる。これらのデータに対してリス
トアリング方式による除算処理が行われる。即
ち、各行において余り若くは被除数から除数が引
けるか否かの引算処理が、除数の「２」の補数に
よる加算として実行される。このとき、その行に
おける最上位ビツトにおいて、桁あふれ、つまり
桁上出力があるか否かにより、存在する場合には
正または零、存在しない場合には負であることに
対応させて商のデータ「１」「０」に対応させ
る。一方、単位回路１は、キヤリーセーブ方式に
従つて結線されているから、該当行における桁あ
ふれのみならず、１つ前の行における、桁あふれ
への寄与も演算に算入する必要がある。この算入
処理が排他的論理和回路８によつて行われる。排
他的論理和回路７，８の出力は除算結果の商
（Q7，Q6，〜，Q0）として出力することのみなら
ず、これをスイツチ回路３を介して各行にそれぞ
れ再入力する。ここで、ｅi+1，Ｇi+1，Ｈi+1は各
行における桁あふれへの寄与を決定する為に用い
られるもので、また除数Ｂiは「１」の補数の形
で用いられる。また「２」の補数加算を実行する
為に、各行の最下位ビツトに相当したｅi入力に
は制御信号ｘ（＝１）が与えられる。また上記Ｇ
i+1，Ｈi+1は同時桁上げにおける生成項および伝
搬項としての意味を有する。そして、各段に設け
られたアンド回路５により、商データが１になる
ときの引算処理実行における最下位ビツトへの
「１」の加算を次段の行において行うようになつ
ている。このようにして各段毎に商のデータ（Ｑ
i）が決定され、最終段においてその余りが求め
られている。 かくしてここに乗除算処理が効果的に実行され
る。 さてここで本回路が特徴とするところは、除算
演算において部分的同時桁上処理を行うことのみ
ならず、単位回路１を第８図に示すようにCMOS
ゲートで構成し、また部分的同時桁上回路６を第
９図に示すようにＥ／Ｄ型MOSゲートで構成し
た点にある。また第１０図はCMOSゲートで構成
された加算回路３３を示すものであり、この加算
回路３３を含む16ビツト並列加算回路４の桁上回
路３４は桁上回路６と同様にＥ／Ｄ型MOSゲー
トで構成される。尚、図中５１はＮチヤンネルエ
ンハンスメント型MOSトランジスタ、５２はＰ
チヤンネルエンハンスメント型MOSトランジス
タ、５３はＮチヤンネルデプレーシヨン型MOS
トランジスタを示している。 このようなMOS構成とすれば、桁上回路６お
よび加算回路４における動作遅れ時間を全CMOS
構造としたものに比して短縮化することができ
る。その上、チツプ面積の縮小化を図り得る。ま
た、完全同時桁上に比較して部分的同時桁上を行
うので、基本組当りの演算速度を速くすることが
でき、チツプ面積との兼合いの点でも妥協するこ
とが可能となる。しかも単位回路１や並列加算回
路４の加算回路３３等がCMOS構造なので、電力
節減を効果的に行い得る。 ところで、本回路における乗数・被乗数、商の
ビツト数をｎとした場合、演算処理時間Ｔは次の
ように与えられる。 Ｔ＝（ｎ＋１）T1＋ｎ（T2＋T3＋T4）＋T5＋T6＋
（T3′−T3） 但し、T1：単位回路１の遅延時間 T2：桁上回路４の遅延時間 T3：排他的論理和回路８の遅延時間 T3′：排他的論理和回路８の遅延時間 T4：スイツチ回路３の遅延時間 T5：排他的論理和回路２の遅延時間 T6：並列加算回路４の遅延時間 そして、上記のＥ／Ｄ型MOSゲートにて構成さ
れた回路によつて上記T2，T6の遅延時間短縮化
が図られることになる。 しかして今、CMOSゲートの遅延時間をＴC、
Ｅ／Ｄ型MOSゲートの遅延時間をＴEとして示し
た場合、上記各回路における遅延時間T1，T2，
〜，T6は次のように示される。 T1＝5TC＋2TE×（ｎ／４） T2＝2TE×（ｎ／４） T3＝4TC T3′＝2TC T4＝2TC T5＝2TC T6＝10TC＋2TE×（ｎ／４−１） 但し、これらの遅延時間は、ｎが４の倍数とし
て示される場合のものである。従つて全体の演算
処理時間Ｔは Ｔ＝ＴC（11n＋15）＋ＴE（ｎ＋２）（ｎ−１） となる。これに対して全回路をCMOSで構成した
場合には、その演算処理時間T′は T′＝ＴC′（11n＋15）＋ＴC（ｎ＋２）（ｎ−
１） になることから、その比率αは となる。従つて、ＴE／ＴCが1/2であるとすれ
ば、その演算ビツト数ｎによつて次表第２表に示
す如き演算時間の短縮化を図ることが可能とな
る。
【表】
かくしてここに本発明により、チツプ面積が小
さく、低電力で高速乗除算処理を実行する乗除算
回路が実現される。 以上、本発明の実施例につき説明したが、本発
明はこの実施例のみに限られるものではない。例
えば演算ビツト数は仕様に応じて定めればよいも
のであり、上記ビツト数に対応して部分的桁上回
路の演算ビツトを定めればよい。また単一の除算
回路や開平方回路にも同様に適用することが可能
である。要するに本発明は、その要旨を逸脱しな
い範囲で種々変形して実施することができる。
さく、低電力で高速乗除算処理を実行する乗除算
回路が実現される。 以上、本発明の実施例につき説明したが、本発
明はこの実施例のみに限られるものではない。例
えば演算ビツト数は仕様に応じて定めればよいも
のであり、上記ビツト数に対応して部分的桁上回
路の演算ビツトを定めればよい。また単一の除算
回路や開平方回路にも同様に適用することが可能
である。要するに本発明は、その要旨を逸脱しな
い範囲で種々変形して実施することができる。
図は本発明の一実施例を示すもので、第１図は
全体構成図、第２図は単位回路の構成図、第３図
はスイツチ回路の構成図、第４図は４入力排他的
論理和回路の構成図、第５図は部分的同時桁上回
路の構成図、第６図は16ビツト並列加算回路の構
成図、第７図は加算回路の構成図、第８図は
CMOSゲートで構成された単位回路を示す図、第
９図はＥ／Ｄ型MOSゲートで構成された部分的
同時桁上回路を示す図、第１０図はCMOSゲート
で構成された加算回路の構成図である。 １……単位回路、２……２入力排他的論理和回
路、３……スイツチ回路、４……16ビツト並列加
算回路、５……２入力論理積回路、６……部分的
同時桁上回路、７……２入力排他的論理和回路、
８……４入力排他的論理和回路。
全体構成図、第２図は単位回路の構成図、第３図
はスイツチ回路の構成図、第４図は４入力排他的
論理和回路の構成図、第５図は部分的同時桁上回
路の構成図、第６図は16ビツト並列加算回路の構
成図、第７図は加算回路の構成図、第８図は
CMOSゲートで構成された単位回路を示す図、第
９図はＥ／Ｄ型MOSゲートで構成された部分的
同時桁上回路を示す図、第１０図はCMOSゲート
で構成された加算回路の構成図である。 １……単位回路、２……２入力排他的論理和回
路、３……スイツチ回路、４……16ビツト並列加
算回路、５……２入力論理積回路、６……部分的
同時桁上回路、７……２入力排他的論理和回路、
８……４入力排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 加算回路を含んで構成された複数の単位回路
を反復配列して接続すると共に、上記単位回路の
各桁上出力端子にそれぞれ除算用桁上回路を接続
してなるMOS集積形の乗除算回路において、前
記複数の単位回路をそれぞれＣ―MOSゲートで
構成し、前記除算用桁上回路をＥ／Ｄ型MOSゲ
ートで構成したことを特徴とする乗除算回路。 ２ 除算用桁上回路は所定数の単位回路に対して
部分的同時桁上げ演算を行うものである特許請求
の範囲第１項記載の乗除算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10574980A JPS5731042A (en) | 1980-07-31 | 1980-07-31 | Multiplaying and dividing circuits |
| US06/285,980 US4441158A (en) | 1980-07-31 | 1981-07-23 | Arithmetic operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10574980A JPS5731042A (en) | 1980-07-31 | 1980-07-31 | Multiplaying and dividing circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731042A JPS5731042A (en) | 1982-02-19 |
| JPS6131890B2 true JPS6131890B2 (ja) | 1986-07-23 |
Family
ID=14415891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10574980A Granted JPS5731042A (en) | 1980-07-31 | 1980-07-31 | Multiplaying and dividing circuits |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4441158A (ja) |
| JP (1) | JPS5731042A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2524175A1 (fr) * | 1982-03-25 | 1983-09-30 | Labo Cent Telecommunicat | Structure de multiplieur rapide en circuit integre mos |
| JPS6024635A (ja) * | 1983-07-20 | 1985-02-07 | Toshiba Corp | 並列乗算回路 |
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
| US4748583A (en) * | 1984-09-17 | 1988-05-31 | Siemens Aktiengesellschaft | Cell-structured digital multiplier of semi-systolic construction |
| JPH0245607Y2 (ja) * | 1984-09-28 | 1990-12-03 | ||
| JPH0245609Y2 (ja) * | 1984-10-08 | 1990-12-03 | ||
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| US4860241A (en) * | 1986-10-30 | 1989-08-22 | Harris Corporation | Method and apparatus for cellular division |
| US4910701A (en) * | 1987-09-24 | 1990-03-20 | Advanced Micro Devices | Split array binary multiplication |
| JP2672956B2 (ja) * | 1988-01-25 | 1997-11-05 | 沖電気工業株式会社 | 並列乗算器 |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| EP0414108B1 (de) * | 1989-08-23 | 1994-12-14 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Kombiniertes Array für Multiplikation und Division |
| US5016210A (en) * | 1989-11-15 | 1991-05-14 | United Technologies Corporation | Binary division of signed operands |
| US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
| JP3127654B2 (ja) * | 1993-03-12 | 2001-01-29 | 株式会社デンソー | 乗除算器 |
| KR0175974B1 (ko) * | 1995-07-04 | 1999-05-15 | 김은영 | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 |
| JP3678512B2 (ja) * | 1996-08-29 | 2005-08-03 | 富士通株式会社 | 乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路 |
| US6912560B2 (en) * | 2000-12-08 | 2005-06-28 | Agere Systems, Inc. | Adder with improved overflow flag generation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3535498A (en) * | 1967-05-02 | 1970-10-20 | Detrex Chem Ind | Matrix of binary add-subtract arithmetic units with bypass control |
| US3535502A (en) * | 1967-11-15 | 1970-10-20 | Ibm | Multiple input binary adder |
| JPS5329020A (en) * | 1976-08-30 | 1978-03-17 | Sharp Corp | Electronic appliance |
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
| US4168530A (en) * | 1978-02-13 | 1979-09-18 | Burroughs Corporation | Multiplication circuit using column compression |
-
1980
- 1980-07-31 JP JP10574980A patent/JPS5731042A/ja active Granted
-
1981
- 1981-07-23 US US06/285,980 patent/US4441158A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731042A (en) | 1982-02-19 |
| US4441158A (en) | 1984-04-03 |
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