JPH0440549A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミック・ランダム・アクセスメモリ（
以下、ＤＲＡＭという）等を記憶素子として有し、その
ＤＲＡＭに対して情報の読出し／書込み等のアクセスを
行う情報処理装置、特にアクセス時に円滑な動作を保証
する情報処理装置に関するものである。

（従来の技術） 情報処理装置においてＤＲＡＭを記憶素子として利用す
る場合、通常のメモリアクセス動作とは別に、ＤＲＡＭ
の記憶単位はキャパシタンスであり、これにある一定量
上の電荷が蓄えられているかどうかによって１ビツトの
情報を表現している。

このキャパシタンスに蓄えられた情報は、当該ＤＲＡＭ
の電源を投入している間、常時保持されているわけでは
ない。仮にそのまま放置していれば、必ずキャパシタン
スの電荷が失われ、正確な情報の記憶が不可能となる。

そこで、ＤＲＡＭに対して定期的なメモリリフレッシュ
動作を行う必要ある。

ところが、プロセッサ等の情報処理装置資源からＤＲＡ
Ｍに対するメモリアクセス動作は、メモリリフレッシュ
動作に対して非同期的に発生するものであるから、メモ
リアクセス動作とメモリリフレッシュ動作との競合が起
こる。

この競合の調停（以下、アクセス調停という）を行うた
めに従来では、第２図に示すようなタイミング動作を行
っていた。

第２図は、従来の情報処理装置の動作タイミングの一例
を示すタイミングチャートであり、メモリアクセス時の
所要クロック数を３５クロツクとして比較的アクセス調
停が低速な場合を示すもの、である。

この第２図を参照しつつ、情報処理装置内のプロセッサ
がバスを介してＤＲＡＭに対してリードアクセスを行う
場合の動作を説明する。

まず、プロセッサによって、バスの使用権利を要求する
ためにリクエスト信号ＢＲｐがＩＩ　Ｌ　Ｉ＋レベルで
送出される。この時、プロセッサ以外の情報処理装置資
源がバスを使用していない場合、バス制御回路が当該情
報処理装置資源に対してバスグランド信号ＢＧｐを゛Ｌ
″レベルで送出する。

その情報処理装置資源がバス権を獲得してバスマスクと
なり、バスが使用中であることを示すバスビジー信号Ｂ
Ｂを１１　Ｌ　１ルベルで送出しｆＳ後、リクエスト信
号ＢＲｐ及びバスグランド信号ＢＧｐが”Ｈ”レベルに
なって解除される。

次に、プロセッサはアドレスＡＤＲを送出した後、その
アドレスＡＤＲが有効であることを示すなめにアドレス
ストローブ信号ＡＳＲを“Ｌ”レベルで送出する。アド
レスＡＤＨに対応した情報格納位置の情報を有するＤＲ
ＡＭでは、このアドレススＩ・ローブ信号ＡＳＲの送出
を受けて、アクセス調停動作（図中の期間ＲＡＡ）を開
始する。

この時、調停動作開始とメモリリフレッシュ動作開始が
同時（または同一クロック内〉であった場合はメモリア
クセス動作を優先させ、メモリリフレッシュ動作中であ
った場合はメモリリフレッシュ動作終了直後にメモリア
クセス動作を開始する。

この調停動作が完了し時点で、データＤＡＴを送出し、
その後にメモリアクリレッジ信号ＭＡＣを１１　Ｌ　Ｉ
＋レベルで送出する。プロセッサでは、メモリアクリレ
ッジ信号ＭＡＣを受けて、アドレスストローブ信号ＡＳ
Ｒを″“Ｈ”レベルとし、アドレスＡＤＨの送出を停止
する。そして、しかるべき後にメモリアクルレッジ信号
ＭＡＣをＩＩ　ＨＩ＋レベルとし、データＤＡＴの送出
が停止される。この″゛Ｈ″Ｈ″レメモリアクルレッジ
信号ＭＡＣを受けたプロセッサは、バスビジー信号ＢＢ
を“Ｈ“レベルにしてバスが使用されている状態（以下
、ビジー状態という）を解除する。以上のような方法に
より、メモリアクセス動作とメモリリフレッシュ動作と
の競合を回避している。

また、メモリアクセス時の所要クロック数を３０クロツ
クとして、比較的アクセス調停が高速な場合の動作タイ
ミングは、第３図に示すようになる。

（発明が解決しようとする課題〉 しかしながら、上記の情報処理装置では、アドレスが確
定してからアクセス調停を行っているため、そのアクセ
ス調停の間はデータの送出ができない。その結果、メモ
リアクセスに時間がかかるので、バスの占有時間が長く
なり、処理効率及びハードウェアの利用効率が著しく低
下するという問題があった。

本発明は前記従来技術の持っていた課題として、バスの
占有時間が長くなり、処理効率及びハードウェアの利用
効率が著しく低下するという点について解決した情報処
理装置を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、情報伝送路の使
用権を要求するリフニス）〜信号を出力して該使用権を
獲得した後、所定のアドレスを出力する情報処理資源と
、前記情報処理資源の出力に基づき、アクセス調停信号
及びリード／ライト信号を出力するメモリアクセス制御
回路と、前記アクセス調停信号に基づき所定のアクセス
調停動作を行った後、前記リード／ライト信号に基づき
前記アドレスに対応したデータのリード／ライトを行う
メモリ部とを、備えた情報処理装置において、次のよう
な手段を講じたものである。

前記メモリアクセス制御回路は、前記情報伝送路の不使
用時に前記情報処理資源から出力される前記リクエスト
信号を検出するリクエスト信号検出手段と、前記リクエ
スト信号検出手段により前記リクエスト信号が検出され
た時に、前記アクセス調停信号を出力するアクセス調停
実行手段とを、備えたものである。

（作用） 本発明は、以上のように情報処理装置を構成したので、
情報処理装置資源からメモリ部に対してメモリアクセス
動作を行うときに、リクエスト信号検出手段は、情報伝
送路の不使用時に情報処理資源から出力されるリクエス
Ｉ〜信号を検出する。

その検出時にアクセス調停実行手段は、メモリ部に対し
てアクセス調停信号を出力してアクセス調停を開始させ
、メモリ部における前記メモリアクセス動作とメモリリ
フレッシュ動作との競合を防ぐようＧこ働く。

したがって、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す情報処理装置の構成ブ
ロック図である。

この情報処理装置は、バス結合方式であり、プロセッサ
５０、入出力制御袋Ｗ５１、ディスク制御装置５２、及
び記憶装置５３等の情報処理装置資源を有している。こ
の情報処理装置資源は、情報伝送路であるバス５４を介
して相互に接続され、バス５４の使用権を要求するリク
エスト信号ＢＲｐを出力して該使用権を獲得した後、そ
のバス５４に所定のアドレスＡＤＲを出力して他の情報
処理装置資源とデータのやり取りを行う機能を有してい
る。そのバス５４には、バス５４の使用状態を調停する
バス制御回路５５と複数のメモリアクセス制御回路５６
−１〜５６−ｎとが接続され、さらに各メモリアクセス
制御回路５６〜１〜５６ｎ４こはメモリ部であるＤＲ，
ＡＭモジュール５７１〜５７−ｎが接続されている。

メモリアクセス制御回路５６−１〜５６−ｎは、情報処
理装置資源からの信号により、ＤＲＡＭモジュールに対
するリフレッシュ動作を行なわせるための信号、ＤＲＡ
Ｍモジュール５７−１〜５７ｎに対するリード／ライト
を行うなめのリード／ライト信号、及びアクセス調停を
行うためのアクセス調停信号等の制御信号を出力する回
路である。

ここで、このメモリアクセス制御回路５６−１〜５６−
ｎは、バス５４の不使用時に情報処理資源から出力され
るリクエスト信号ＢＲｐを検出するリクエスト信号検出
手段５６−１ａと、リクエスト信号検出手段５６−１ａ
によりリクエスＩ〜信号ＢＲｐが検出された時に、アク
セス調停信号をＤＲＡＭモジュール５７−１〜５７−ｎ
へ出力するアクセス調停実行手段５６−１ｂとを、備え
ている。

ＤＲＡＭモジュール５７−１〜５７−ｎは、アクセス調
停信号に基づき所定のアクセス調停動作を行った後、リ
ード／ライト信号により前記アドレスＡＤＲに対応した
データＤＡＴのリード／ライトを行う回路である。

第４図は、第１図の要部の詳細図である。

バス制御回路５５は、バス５４の使用権利を要求するた
めにリクエスト信号ＢＲｐ用の端子、プロセッサ５０か
らのリクエストであるバス権獲得成功を意味するバスグ
ランド信号ＢＧｐ用の端子、及びバス５４が使用中であ
ることを示すバスビジー信号ＢＢ用の端子を備えている
。

また、プロセッサ５０は、リクエスト信号ＢＲｐ用の端
子、バスグランド信号ＢＧｐ用の端子、バスビジー信号
ＢＢ用の端子の他に、アドレスＡＤＲ用の端子、アドレ
スＡＤＲが有効であることを示すためにアドレスストロ
ーブ信号ＡＳＲ用の端子、メモリアクリレッジ信号ＭＡ
Ｃ用の端子、及びデータＤＡＴ入力用の端子を備えてい
る。

さらに、メモリアクセス制御回路５６−１〜５６−ｎは
、バスグランド信号ＢＧｐ用の端子、バスビジー信号Ｂ
Ｂ用の端子、アドレスＡＤＲ用の端子、アドレスストロ
ーブ信号Ａ、　Ｓ　Ｒ用の端子、メモリアクリレッジ信
号ＭＡＣ用の端子、及びデータＤＡＴ入力用の端子を備
えている。これら各端子がバス５４を介して相互に接続
されている。

第５図（ａ＞、（ｂ）は第１図の動作を示すタイミング
チャートであり、同図（ａ＞はアクセス調停が比較的低
速な場合を示す図、同図（ｂ）はアクセス調停が比較的
高速な場合を示す図である。

次に、この第５図を参照しつつ、プロセッサ５０がＤＲ
ＡＭモジュール５７−Ｈこ対してリードアクセスする場
合の動作について説明する。

（Ａ）アクセス調停が比較的低速な場合の動作まず☆白
めに、プロセッサ５０がバス５４に対してバス５４の使
用権利を要求するなめにリクエスト信号ＢＲｐを送出す
る。すべてのメモリアクセス制御回路５６−１〜５６−
ｎの各リフニス１〜信号検出手段は、バス５４がビジー
状態でないときにリクエスト信号ＢＲｐが送出されたこ
とを検出する。その検出時に各アクセス調停実行手段は
アクセス調停信号をＤＲ，ＡＭモジュール５７−１〜５
７−ｎに対して出力する。この結果、第５図（ａ＞に示
すアクセス調停が開始される。

一方、リクエスト信号ＢＲｐの送出を受けて、この時点
で他の情報処理装置資源がバス５４を使用していない場
合、バス制御回路５５がプロセッサ５０に対してバスグ
ランド信号を“Ｌパレベルで送出する。これにより、プ
ロセッサ５０がバス５４の使用権を獲得してバス５４マ
スタとなり、プロセッサ５０はバス５４ヒジ一信号をＩ
Ｉ　Ｌ　Ｉ＋レベルで送出する。その後、プロセッサ５
０はアドレスＡＤＨを送出した後にアドレスストローブ
信号をＩＩ　Ｌ　Ｉ＋レベルで送出する。

送られてきたアドレスＡＤＨがＤＲＡＭモジュール５７
−１の範囲内に存在しない場合は、アドレスＡＤＨが確
定した時点でアクセス調停動作を直ちに中断し、メモリ
リフレッシュ等の後続処理を継続する。また、送られて
きたアドレスＡＤＲがＤＲＡＭモジュール５７−１の範
囲内に存在する場合は、以下のように動作をする。

アクセス調停動作開始とメモリリフレッシュ動作開始と
が同時（まなは同一クロック内〉であった場合は、メモ
リアクセス動作を優先させ、直ちにアクセス調停動作を
終了し、メモリアクセス動作終了直後にメモリリフレッ
シュ動作を開始する。

メモリリフレッシュ動作中であった場合は、メモリリフ
レッシュ動作を継続し、メモリリフレッシュ動作直後に
メモリアクセス動作を開始する。また、上記のいずれで
もない場合、即ち、アクセス調停動作開始とメモリリフ
レッシュ動作開始とが同時ではなく、しかもメモリリフ
レッシュ動作中でない場合は、メモリアクセス動作を優
先させ、直ちＧこアクセス調停動作を終了する。なお、
第５図（ａ）はメモリリフレッシュ動作中でなかった場
合Ｇ二ついて示している。

このアクセス調停動作が終了した時点で、送られてきた
アドレスＡＤＨに対応するメモリ格納位置からデ゛−夕
ＤＡＴを読み出し、データＤＡＴをバス５４に対して送
出した後、メモリアクルレッジ信号を゛′Ｌ″レベルで
送出する。このメモリアクルレッジ信号を受けて、アド
レスストローブ信号が゛Ｈ′°レベルに戻され、このア
ドレスストローブ信号を受けてアドレスＡＤＲの送出を
停止する。

そして、所定の時間の経過後にメモリアクルレッジ信号
を゛Ｈ″レベルに戻し、データＤＡＴの送出を停止する
。メモリアクルレッジ信号が戻ったことを受けて、プロ
セッサ５０はビジー信号ＢＢをＩＩ　ＨＩ＋レベルにし
てビジー状態を解除する。

（Ｂ）アクセス調停が比較的高速な場合の動作アクセス
調停が比較的低速な場合の動作とほぼ同様に、第５図（
ｂ）が示すような動作となる。

本実施例は、次のような利点を有する。

アクセス調停が比較的低速な場合の動作では、第５図（
ａ）に示すように、アクセス調停に必要な時間が比較的
長くなるため、アドレスＡＤＨが確定した後に、ＤＲＡ
Ｍモジュール５７−１に対するアクセスがあったか否か
を判断し、メモリアクセス動作を行っている。しかしな
がら、システムによっては、その物理的条件により、バ
ス制御回路５５の動作速度が遅かったり、各情報処理装
置資源間の距離が遠隔であったり、またメモリアクセス
制御回路５６−１の動作速度が比較的高速である等の理
由により、アドレスＡＤＲ確定より以前にアクセス調停
動作が終了する程、高速にメモリアクセス制御回路５６
−１が動作することがある。この様な場合、従来技術で
は、第３図に示すように、アクセス調停動作は、これま
で通り、アクセス時間に影響していたが、本実施例では
、第５図（ｂ）のように完全に影響しなくなる。

次に、その−例として、第２図及び第３図に示した従来
技術の場合と第５図（ａ＞、（ｂＨこ示した本実施例に
よる場合とを比較する。

各々のメモリアクセスに関する動作、即ちリクエスト信
号ＢＲｐが送出されてからバスビジー信号ＢＢが解除さ
れるまでに必要なりロック数は次のようになる。

第２図に示す比較的アクセス調停が低速な場合は３５ク
ロツク、第５図（ａ）に示す比較的アクセス調停が低速
な場合は２６クロツク、第３因に示す比較的アクセス調
停が高遠な場合は３０クロツク、及び第５図（ｂ）に示
す比較的アクセス調停が高速な場合は２４クロツクとな
る。

このように、本実施例では、ＤＲＡＭモジュールに対す
るメモリアクセス動作のアクセス時間を最小限に押さえ
ることができる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。

（イ）上記実施例では、バス結合方式を採用したが、こ
れに限定されず、例えばバッチャ−ネットワーク、バン
ヤンネットワーク、またはオメガネットワーク等のデー
タ交換器を用いた多段ネットワークによって結合された
システムにおいても適用することができる。この場合、
多段ネットワークの入出力ポートが情報伝送路のバス５
４に相当する。

（ロ）上記実施例では、ＤＲＡＭモジュールを複数個設
けたが、必ずしも複数個設ける必要はなく、１個のみ設
けてもよい。

（発明の効果〉 以上詳細に説明したように、本発明によれば、メモリ部
に対してメモリアクセス動作を行う場合に、情報伝送路
の不使用時に情報処理資源から出力されるリクエスト信
号を検出し、そのリクエスト信号が検出された時にアク
セス調停信号をメモリ部へ出力して、アクセス調停を開
始するようにしたので、メモリアクセス時間を短縮でき
、メモリアクセスの伴う性能の低下を防ぐ効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示す情報処理装置の構成ブロ
ック図、第２図は従来の情報処理装置の動作タイミング
を示すタイミングチャート、第３図は従来の情報処理装
置の動作タイミングを示すタイミングチャート、第４図
は第１図の要部の詳細図、第５図（ａ）、（ｂ）は第１
図の動作を示すタイミングチャートであり、同図（ａ）
はアクセス調停が比較的低速な場合を示す図、同図（ｂ
）はアクセス調停が比較的高速な場合を示す図である。 ５０・・・・・・プロセッサ、５４・・・・・・バス、
５６−１〜５６−ｎ・・・・・・メモリアクセス制御回
路、５６１ａ・・・・・・リクエスト信号検出手段、５
６−１ｂ・・・・・アクセス調停実行手段、ＢＲｐ・・
・・・・リクエスト信号、ＤＡＴ・・・・・・データ。

Claims (1)

1. 【特許請求の範囲】 　情報伝送路の使用権を要求するリクエスト信号を出力
   して該使用権を獲得した後、所定のアドレスを出力する
   情報処理資源と、 前記情報処理資源の出力に基づき、アクセス調停信号及
   びリード／ライト信号を出力するメモリアクセス制御回
   路と、 前記アクセス調停信号に基づき所定のアクセス調停動作
   を行った後、前記リード／ライト信号に基づき前記アド
   レスに対応したデータのリード／ライトを行うメモリ部
   とを、 備えた情報処理装置において、 前記メモリアクセス制御回路は、 前記情報伝送路の不使用時に前記情報処理資源から出力
   される前記リクエスト信号を検出するリクエスト信号検
   出手段と、 前記リクエスト信号検出手段により前記リクエスト信号
   が検出された時に、前記アクセス調停信号を出力するア
   クセス調停実行手段とを、 備えたことを特徴とする情報処理装置。