JPS6341973A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS6341973A JPS6341973A JP18593686A JP18593686A JPS6341973A JP S6341973 A JPS6341973 A JP S6341973A JP 18593686 A JP18593686 A JP 18593686A JP 18593686 A JP18593686 A JP 18593686A JP S6341973 A JPS6341973 A JP S6341973A
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- 230000005540 biological transmission Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマルチプロセッサシステムに関し、特に複数の
マイクロプロセッサシステムと、これらのマイクロプロ
セッサシステムが共通に接続されたシステムバスとによ
り構成され、これらのマイクロプロセッサシステム相互
間でダイレクトメモリアクセスによりデータ転送を行う
マルチプロセッサシステムに関する。
マイクロプロセッサシステムと、これらのマイクロプロ
セッサシステムが共通に接続されたシステムバスとによ
り構成され、これらのマイクロプロセッサシステム相互
間でダイレクトメモリアクセスによりデータ転送を行う
マルチプロセッサシステムに関する。
凭ｘｉ■
従来、複数のマイクロブＯセッサシステム相互間のデー
タ転送では、夫々のマイクロプロセッサシステムが共通
に使用できるシステムバスを経由して行われることが一
般的である。
タ転送では、夫々のマイクロプロセッサシステムが共通
に使用できるシステムバスを経由して行われることが一
般的である。
この種のシステムバスにはＩＥＥＥ−７９６（Ｔｈｅ
Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａ
ｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒ −
７９６＞のマルチパスやＩＥＥＥ−Ｐ４Ｏ１０のＶＭＥ
バスが採用されている。
Ｉｎ５ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａ
ｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒ −
７９６＞のマルチパスやＩＥＥＥ−Ｐ４Ｏ１０のＶＭＥ
バスが採用されている。
第５図に示すように、マルチパスシステムはマルチパス
１０１上に複数のマスクマイクロプロセッサシステム４
０．５０．６０が存在可能であり、各マスクマイクロプ
ロセッサシステム４０．５０゜６０はマルチパス１０１
を使用する際、マルチパス１０２を介してバス交換制御
信号により夫々のシステム内に設けであるバス交換制御
回路４２，５２゜６２の調停を受け、ローカルバス４４
．５６．６７とバッファ回路４３．５３．６３を介して
マルチパス１０１上にアドレス信号とデータ信号と制御
信号とを出力する。
１０１上に複数のマスクマイクロプロセッサシステム４
０．５０．６０が存在可能であり、各マスクマイクロプ
ロセッサシステム４０．５０゜６０はマルチパス１０１
を使用する際、マルチパス１０２を介してバス交換制御
信号により夫々のシステム内に設けであるバス交換制御
回路４２，５２゜６２の調停を受け、ローカルバス４４
．５６．６７とバッファ回路４３．５３．６３を介して
マルチパス１０１上にアドレス信号とデータ信号と制御
信号とを出力する。
マルチパス１０１のアーキテクチャは第４図に示すよう
に、アドレス信号と、データ信号と、制御信号とが図の
ようなタイミングをとり、各信号はマスクマイクロプロ
セッサシステム４０，５０゜６０内のＣＰＵ（中央処理
装置）４１．５１．６１から出力され、他のマスクマイ
クロプロセッサシステム４０．５０．６０やスレーブシ
ステム７０との間でデータ転送を行う。
に、アドレス信号と、データ信号と、制御信号とが図の
ようなタイミングをとり、各信号はマスクマイクロプロ
セッサシステム４０，５０゜６０内のＣＰＵ（中央処理
装置）４１．５１．６１から出力され、他のマスクマイ
クロプロセッサシステム４０．５０．６０やスレーブシ
ステム７０との間でデータ転送を行う。
第５図において、マスタマイクロプロセッサシステム５
０には入出力装置（ｌ１０）５４と記憶回路５５とが、
マスクマイクロプロセッサシステム６０には入出力装置
６４と記憶回路６５と双方向制御回路６６とが、スレー
ブシステム７０には記憶回路７１とバッファ回路７２と
が夫々設けられている。
０には入出力装置（ｌ１０）５４と記憶回路５５とが、
マスクマイクロプロセッサシステム６０には入出力装置
６４と記憶回路６５と双方向制御回路６６とが、スレー
ブシステム７０には記憶回路７１とバッファ回路７２と
が夫々設けられている。
このような従来のマルチプロセッサシステムでは、マイ
クロプロセッサシステム４０．５０．６０相互間のデー
タ転送の速度がＣＰｔＪ４１．５１゜６１のクロック信
号の周波数やデータ転送命令の実行速度および８ビツト
のＣＰＵか１６ビツトのＣＰＵかの違いによって大きく
左右されるが、ＣＰＵの介入なしに多聞のデータを高速
に転送できるダイレクトメモリアクセス（以下ＤＭＡと
する）の技術によってデータ転送を高速に行うことがで
きる。
クロプロセッサシステム４０．５０．６０相互間のデー
タ転送の速度がＣＰｔＪ４１．５１゜６１のクロック信
号の周波数やデータ転送命令の実行速度および８ビツト
のＣＰＵか１６ビツトのＣＰＵかの違いによって大きく
左右されるが、ＣＰＵの介入なしに多聞のデータを高速
に転送できるダイレクトメモリアクセス（以下ＤＭＡと
する）の技術によってデータ転送を高速に行うことがで
きる。
しかし、マルチプロセッサシステムにおいては、マイク
ロプロセッサシステム４０，５０．６０がマルチパス１
０１ 、１０２を経由して他のマイクロプロセッサシス
テム４０．５０．６０にＤＭＡによりデータ転送を行う
場合、一度ＤＭＡが起動されると、マルチパス１０１
、１０２はＤＭＡによるデータ転送が行われている間、
他のマイクロプロセッサシステム４０，５０．６０から
のマルチパス１０１ 、１０２の使用要求があってもそ
のデータ転送が終了するまでマルチパス１０１ 、１０
２がそのデータ転送に専有されてしまうという欠点があ
る。 発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、システムバスの重複使用要求が生じても
特定のデータ転送に専有されることなく高速で効率の良
いデータ転送を行うことができるマルチプロセッサシス
テムの提供を目的とする。
ロプロセッサシステム４０，５０．６０がマルチパス１
０１ 、１０２を経由して他のマイクロプロセッサシス
テム４０．５０．６０にＤＭＡによりデータ転送を行う
場合、一度ＤＭＡが起動されると、マルチパス１０１
、１０２はＤＭＡによるデータ転送が行われている間、
他のマイクロプロセッサシステム４０，５０．６０から
のマルチパス１０１ 、１０２の使用要求があってもそ
のデータ転送が終了するまでマルチパス１０１ 、１０
２がそのデータ転送に専有されてしまうという欠点があ
る。 発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、システムバスの重複使用要求が生じても
特定のデータ転送に専有されることなく高速で効率の良
いデータ転送を行うことができるマルチプロセッサシス
テムの提供を目的とする。
発明の構成
本発明によるマルチプロセッサシステムは、複数のマイ
クロプロセッサシステムと、前記マイクロプロセッサシ
ステムが共通に接続されたシステムバスとにより構成さ
れ、前記マイクロプロセッサシステム相互間でダイレク
トメモリアクセスによりデータ転送を行うマルチプロセ
ッサシステムであって、前記マイクロプロセッサシステ
ム毎に前記データ転送のデータの格納と前記データ転送
の制御とを行う制御部を設け、前記データ転送を行う前
記マイクロプロセッサシステムの前記制御部に格納され
た前記データでダイレクトメモリアクセスにより前記デ
ータ転送を行い、前記データ転送を行う前記マイクロプ
ロセッサシステムの前記制御部に前記データを格納する
ときに他の前記マイクロプロセッサシステムのひとつが
前記データ転送を行うようにしたことを特徴とする。
クロプロセッサシステムと、前記マイクロプロセッサシ
ステムが共通に接続されたシステムバスとにより構成さ
れ、前記マイクロプロセッサシステム相互間でダイレク
トメモリアクセスによりデータ転送を行うマルチプロセ
ッサシステムであって、前記マイクロプロセッサシステ
ム毎に前記データ転送のデータの格納と前記データ転送
の制御とを行う制御部を設け、前記データ転送を行う前
記マイクロプロセッサシステムの前記制御部に格納され
た前記データでダイレクトメモリアクセスにより前記デ
ータ転送を行い、前記データ転送を行う前記マイクロプ
ロセッサシステムの前記制御部に前記データを格納する
ときに他の前記マイクロプロセッサシステムのひとつが
前記データ転送を行うようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、マルチプロセッサシステムを構成する１つの
マイクロプロセッサシステムは、ＣＰＵ １と、制御信
号発生回路２と、ＤＭＡによるデータ転送を制御するＤ
ｆｖｌ Ａコントローラ３と、アドレス・データ信号
バス１３上に多重化して出力されるアドレスとデータと
を分離するアドレスラッチ回路４と、データトランシー
バ回路５，１１と、アドレスをデコードして記憶回路７
へ送出するアドレスデコーダ回路６と、記憶回路７と、
各回路を制御する信号を発生する制御信号ロジック回路
８と、制御信号バス１４とマルチパス１０１とをインタ
フェースする制御信号バッファ回路９と、アドレス信号
バス１５とマルチパス１０１とをインタフェースするア
ドレス信号バッファ回路１０と、マルチパス１０１の使
用権を調停するバス交換制御回路１２とから構成されて
いる。
において、マルチプロセッサシステムを構成する１つの
マイクロプロセッサシステムは、ＣＰＵ １と、制御信
号発生回路２と、ＤＭＡによるデータ転送を制御するＤ
ｆｖｌ Ａコントローラ３と、アドレス・データ信号
バス１３上に多重化して出力されるアドレスとデータと
を分離するアドレスラッチ回路４と、データトランシー
バ回路５，１１と、アドレスをデコードして記憶回路７
へ送出するアドレスデコーダ回路６と、記憶回路７と、
各回路を制御する信号を発生する制御信号ロジック回路
８と、制御信号バス１４とマルチパス１０１とをインタ
フェースする制御信号バッファ回路９と、アドレス信号
バス１５とマルチパス１０１とをインタフェースするア
ドレス信号バッファ回路１０と、マルチパス１０１の使
用権を調停するバス交換制御回路１２とから構成されて
いる。
ここで、データトランシーバ回路１１はアドレス・デー
タ信号１３とマルチパス１０１とをインクフェースする
。また、アドレス・データ信号バス１３と制御信号バス
１４とアドレス信号バス１５とはこのマイクロプロセッ
サシステムのローカルバスである。
タ信号１３とマルチパス１０１とをインクフェースする
。また、アドレス・データ信号バス１３と制御信号バス
１４とアドレス信号バス１５とはこのマイクロプロセッ
サシステムのローカルバスである。
第２図は本発明の一実施例の動作を示すタイミングチャ
ート、第３図は第１図の制御信号ロジック回路８の分周
回路の構成図である。これらの図と第１図とを用いて本
発明の一実施例の動作について説明する。なお、本発明
の一実施例においては、第５図の各マスタマイクロプロ
セッサシステム４０．５０．６０の構成に第１図のマイ
クロプロセッサシステムと同じ内容を付加してマルチプ
ロセッサシステムを構成するものとする。
ート、第３図は第１図の制御信号ロジック回路８の分周
回路の構成図である。これらの図と第１図とを用いて本
発明の一実施例の動作について説明する。なお、本発明
の一実施例においては、第５図の各マスタマイクロプロ
セッサシステム４０．５０．６０の構成に第１図のマイ
クロプロセッサシステムと同じ内容を付加してマルチプ
ロセッサシステムを構成するものとする。
ＣＰＵ１は他のマスタマイクロプロセッサシステムやス
レーブシステムに対してデータ転送の要求を起こすと、
ＤＭＡコントローラ３にＤＭＡ起動命令を送出する。Ｄ
ＭＡコントローラ３はローカルバス（アドレス・データ
信号バス１３と制御信号バス１４とアドレス信号バス１
５）の使用要求を示すバスホールド要求信号１８をｃｐ
ｕｉに出力する。ｃｐｕ ｉがこのローカルバスの使用
要求を認めるとバスホールド許可信号１９をＤＭＡコン
トローラ３と制御信号ロジック回路８とに出力する。こ
のハンドシェークシーケンス後、ローカルバスの使用権
はＤＭＡコントローラ３に移される。
レーブシステムに対してデータ転送の要求を起こすと、
ＤＭＡコントローラ３にＤＭＡ起動命令を送出する。Ｄ
ＭＡコントローラ３はローカルバス（アドレス・データ
信号バス１３と制御信号バス１４とアドレス信号バス１
５）の使用要求を示すバスホールド要求信号１８をｃｐ
ｕｉに出力する。ｃｐｕ ｉがこのローカルバスの使用
要求を認めるとバスホールド許可信号１９をＤＭＡコン
トローラ３と制御信号ロジック回路８とに出力する。こ
のハンドシェークシーケンス後、ローカルバスの使用権
はＤＭＡコントローラ３に移される。
Ｄ Ｍ Ａコントローラ３はアドレスストローブ信号２
１を制御信号ロジック回路８に出力し、このアドレスス
トローブ信号２１は制御信号ロジック回路８の分周回路
３０（第３図参照）に入力される。分周回路３０はアド
レス初期設定信号２７゜２８を入力し、アドレスストロ
ーブ信号２１を１／２分周してマルチパス１０１の使用
を要求するバス使用要求信号２５としてバス交換制御回
路１２に出力するとともに、バス交換制御回路１２から
のマルチパス１０１の使用を許可するバス使用許可信号
２６と論理積演算されてバッファ許可信号２４として制
御信号バッファ回路つとアドレス信号バッファ回路１０
とデータトランシーバ回路１１とに出力される。制御信
号バフフッ回路９とアドレス信号バッフ７回路１０とデ
ータトランシーバ回路１１とはこのバッファ許可信号２
４によって制御される。
１を制御信号ロジック回路８に出力し、このアドレスス
トローブ信号２１は制御信号ロジック回路８の分周回路
３０（第３図参照）に入力される。分周回路３０はアド
レス初期設定信号２７゜２８を入力し、アドレスストロ
ーブ信号２１を１／２分周してマルチパス１０１の使用
を要求するバス使用要求信号２５としてバス交換制御回
路１２に出力するとともに、バス交換制御回路１２から
のマルチパス１０１の使用を許可するバス使用許可信号
２６と論理積演算されてバッファ許可信号２４として制
御信号バッファ回路つとアドレス信号バッファ回路１０
とデータトランシーバ回路１１とに出力される。制御信
号バフフッ回路９とアドレス信号バッフ７回路１０とデ
ータトランシーバ回路１１とはこのバッファ許可信号２
４によって制御される。
ＤＭＡコントローラ３はローカルバスの使用権を得てか
ら第１番目のアドレスストローブ信号２１のパルスが制
御信号ロジック回路８に入力されると、制御信号ロジッ
ク回路８はバス許可・禁止信号２２を制御信号発生回路
２とアドレスラッチ回路４とデータトランシーバ回路５
とに出力し、アドレスラッチ回路４はアドレス・データ
信号バス１３からのアドレスをラッチする。すなわち、
ＤＭＡコントローラ３からのアドレスストローブ信号２
１の第１番目のパルスは記憶回路７へのアドレスをラッ
チするタイミングパルスとして出力される。
ら第１番目のアドレスストローブ信号２１のパルスが制
御信号ロジック回路８に入力されると、制御信号ロジッ
ク回路８はバス許可・禁止信号２２を制御信号発生回路
２とアドレスラッチ回路４とデータトランシーバ回路５
とに出力し、アドレスラッチ回路４はアドレス・データ
信号バス１３からのアドレスをラッチする。すなわち、
ＤＭＡコントローラ３からのアドレスストローブ信号２
１の第１番目のパルスは記憶回路７へのアドレスをラッ
チするタイミングパルスとして出力される。
制御信号発生回路２は制御信号バス１４を介して読出し
制御信号を記憶回路７に出力し、記憶回路７からデータ
が読出され、データ信号バス１６を介してデータトラン
シーバ回路５を経てＤＭＡコントローラ３に送出され、
ＤＭＡコントローラ３に一時保持される。
制御信号を記憶回路７に出力し、記憶回路７からデータ
が読出され、データ信号バス１６を介してデータトラン
シーバ回路５を経てＤＭＡコントローラ３に送出され、
ＤＭＡコントローラ３に一時保持される。
アドレスストローブ信号２１の第２番目のパルスは分周
回路３０で１／２分周され、バス使用要求信号２５とし
てバス交換制御回路１２に出力される。また、この第２
番目のパルスは他のマスタマイクロプロセッサシステム
やスレーブシステムの記憶回路のアドレスをラットする
タイミングパルスとなる。
回路３０で１／２分周され、バス使用要求信号２５とし
てバス交換制御回路１２に出力される。また、この第２
番目のパルスは他のマスタマイクロプロセッサシステム
やスレーブシステムの記憶回路のアドレスをラットする
タイミングパルスとなる。
この第２番目のパルスによる制御信号ロジック回路８か
らのバス許可・禁止信号２２により制御信号発生回路２
は、制御信号バス１４を介して書込み制御１１１信号を
出力し、この書込み制御信号は制御信号バッファ回路９
を介してマルチパス１０１に送出され、ＤＭＡコントロ
ーラ３に保持されていたデータがＤＭＡの対象となった
他のマスクマイクロプロセッサシステムやスレーブシス
テムの記憶回路に書込まれる。この書込み動作はマルチ
パス１０１を介して応答信号が返送されるまで続けられ
る。
らのバス許可・禁止信号２２により制御信号発生回路２
は、制御信号バス１４を介して書込み制御１１１信号を
出力し、この書込み制御信号は制御信号バッファ回路９
を介してマルチパス１０１に送出され、ＤＭＡコントロ
ーラ３に保持されていたデータがＤＭＡの対象となった
他のマスクマイクロプロセッサシステムやスレーブシス
テムの記憶回路に書込まれる。この書込み動作はマルチ
パス１０１を介して応答信号が返送されるまで続けられ
る。
アドレスストローブ信号２１の第３番目のパルスは第１
番目のパルスの時と同様な動作を行うがこのとぎマルチ
パス１０１はこのマイクロプロセッサシステムにより使
用されていないので、他のマスクマイクロプロセッサシ
ステムが使用することとなる。アドレスストローブ信号
２１の第４番目のパルスが出力されたときに、このマイ
クロプロセッサシステムが再度マルチパス１０１を使用
してデータ転送を行う。
番目のパルスの時と同様な動作を行うがこのとぎマルチ
パス１０１はこのマイクロプロセッサシステムにより使
用されていないので、他のマスクマイクロプロセッサシ
ステムが使用することとなる。アドレスストローブ信号
２１の第４番目のパルスが出力されたときに、このマイ
クロプロセッサシステムが再度マルチパス１０１を使用
してデータ転送を行う。
第２図のバス使用状態は第５図のマルチプロセッサシス
テムに本発明の一実施例を適用した場合のマルチパス１
０１の使用状態を示し、マスタマイクロプロセッサシス
テム４０のデータ転送の間に、すなわち制御信号バス１
４を介して読出し制御信号の出力時に他のマスタマイク
ロプロセッサシステム５０．６０のデータ転送が行われ
ることとなる。
テムに本発明の一実施例を適用した場合のマルチパス１
０１の使用状態を示し、マスタマイクロプロセッサシス
テム４０のデータ転送の間に、すなわち制御信号バス１
４を介して読出し制御信号の出力時に他のマスタマイク
ロプロセッサシステム５０．６０のデータ転送が行われ
ることとなる。
このようにＤＭＡコントローラ３（制御部）にデータ転
送用のデータを一時保持し、このデータを保持するとき
に他のマスクマイクロプロセッサシステム５０．６０に
データ転送を行わせ、このマスタマイクロプロセッサシ
ステム４０のデータ転送時には、このＤＭＡコントロー
ラ３に保持されたデータを送出させることによって、シ
ステムバスの重複使用要求が生じても特定のデータ転送
にこのシステムバスが専有されることなく、高速で効率
の良いデータ転送を行うことができる。
送用のデータを一時保持し、このデータを保持するとき
に他のマスクマイクロプロセッサシステム５０．６０に
データ転送を行わせ、このマスタマイクロプロセッサシ
ステム４０のデータ転送時には、このＤＭＡコントロー
ラ３に保持されたデータを送出させることによって、シ
ステムバスの重複使用要求が生じても特定のデータ転送
にこのシステムバスが専有されることなく、高速で効率
の良いデータ転送を行うことができる。
免匪二１１
以上説明したように本発明によれば、ｌｌｔｌｌｌ部に
記憶回路から読出したデータを一時保持し、データ転送
時にこの制御部に一時保持したデータを送出し、制御部
に記憶回路から読出したデータを一時保持するときに、
他のマイクロプロセッサシステムにデータ転送を行わせ
るようにすることによって、システムバスの重複使用要
求が生じても特定のデータ転送にこのシステムバスが専
有されることなく、高速で効率の良いデータ転送を行う
ことができるという効果がある。
記憶回路から読出したデータを一時保持し、データ転送
時にこの制御部に一時保持したデータを送出し、制御部
に記憶回路から読出したデータを一時保持するときに、
他のマイクロプロセッサシステムにデータ転送を行わせ
るようにすることによって、システムバスの重複使用要
求が生じても特定のデータ転送にこのシステムバスが専
有されることなく、高速で効率の良いデータ転送を行う
ことができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を示すタイミングチャート、第
３図は第１図のｔ、ＩＩ ｍ信号ロジック回路の分周回
路を示す構成図、第４図はマルチパスのアーキテクチャ
を示すタイミングチャート、第５図は従来例を示すブロ
ック図である。 主要部分の符号の説明 ３・・・・・・ＤＭＡ （ダイレクトメモリアクセス）
コントローラ ８・・・・・・制御信号ロジック回路 １２・・・・・・パス交換ｆＩＩ制御回路２１・・・・
・・アドレスストローブ信号２４・・・・・・バッファ
許可信号 ２５・・・・・・バス使用要求信号 ２６・・・・・・バス使用許可信号 ３０・・・・・・分周回路 １０１・・・・・・マルチパス
本発明の一実施例の動作を示すタイミングチャート、第
３図は第１図のｔ、ＩＩ ｍ信号ロジック回路の分周回
路を示す構成図、第４図はマルチパスのアーキテクチャ
を示すタイミングチャート、第５図は従来例を示すブロ
ック図である。 主要部分の符号の説明 ３・・・・・・ＤＭＡ （ダイレクトメモリアクセス）
コントローラ ８・・・・・・制御信号ロジック回路 １２・・・・・・パス交換ｆＩＩ制御回路２１・・・・
・・アドレスストローブ信号２４・・・・・・バッファ
許可信号 ２５・・・・・・バス使用要求信号 ２６・・・・・・バス使用許可信号 ３０・・・・・・分周回路 １０１・・・・・・マルチパス
Claims (2)
- （１）複数のマイクロプロセッサシステムと、前記マイ
クロプロセッサシステムが共通に接続されたシステムバ
スとにより構成され、前記マイクロプロセッサシステム
相互間でダイレクトメモリアクセスによりデータ転送を
行うマルチロプセッサシステムであって、前記マイクロ
プロセッサシステム毎に前記データ転送のデータの格納
と前記データ転送の制御とを行う制御部を設け、前記デ
ータ転送を行う前記マイクロプロセッサシステムの前記
制御部に格納された前記データでダイレクトメモリアク
セスにより前記データ転送を行い、前記データ転送を行
う前記マイクロプロセッサシステムの前記制御部に前記
データを格納するときに他の前記マイクロプロセッサシ
ステムのひとつが前記データ転送を行うようにしたこと
を特徴とするマルチプロセッサシステム。 - （２）前記マイクロプロセッサシステムと前記他のマイ
クロプロセッサシステムとの前記データ転送が、前記制
御部からのアドレスストローブ信号を１／２分周した出
力信号により前記マイクロプロセッサシステムと前記シ
ステムバスとが接続される時間を間欠的にすることによ
って行われるようにしたことを特徴とする特許請求の範
囲第１項のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18593686A JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18593686A JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341973A true JPS6341973A (ja) | 1988-02-23 |
| JPH0575140B2 JPH0575140B2 (ja) | 1993-10-19 |
Family
ID=16179473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18593686A Granted JPS6341973A (ja) | 1986-08-07 | 1986-08-07 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02120961A (ja) * | 1988-10-29 | 1990-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 並列情報処理装置 |
Citations (4)
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|---|---|---|---|---|
| JPS5346243A (en) * | 1976-10-08 | 1978-04-25 | Mitsubishi Electric Corp | Processor control system |
| JPS5697121A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Bus control system |
| JPS6048566A (ja) * | 1983-08-26 | 1985-03-16 | Hitachi Ltd | メモリバスアクセス方式 |
| JPS60136853A (ja) * | 1983-12-26 | 1985-07-20 | Fujitsu Ltd | デ−タ転送方式 |
-
1986
- 1986-08-07 JP JP18593686A patent/JPS6341973A/ja active Granted
Patent Citations (4)
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| JPH02120961A (ja) * | 1988-10-29 | 1990-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 並列情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575140B2 (ja) | 1993-10-19 |
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