JPH0440550U - - Google Patents
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- JPH0440550U JPH0440550U JP8305990U JP8305990U JPH0440550U JP H0440550 U JPH0440550 U JP H0440550U JP 8305990 U JP8305990 U JP 8305990U JP 8305990 U JP8305990 U JP 8305990U JP H0440550 U JPH0440550 U JP H0440550U
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- JP
- Japan
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- well
- groove
- substrate
- polarity
- depth
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
第１図は本発明の一実施例のＣＭＯＳインバー
タ回路の要部の断面図、第２図は一般的なＣＭＯ
Ｓインバータ回路の回路図、第３図は従来のＣＭ
ＯＳインバータ回路の断面図、第４図は寄生サイ
リスタの回路図である。 １……Ｐ−ＭＯＳＴ、２……Ｎ−ＭＯＳＴ、３
……Ｎ形基板、４……ドレイン、５……ソース、
６……Ｐウエル、７……ドレイン、８……ソース
、９，１０……基板バイアス用コンタクト領域、
１１……ラテラル寄生ＰＮＰトランジスタ、１２
……バーチカル寄生ＮＰＮトランジスタ、１３〜
１６……抵抗、１７……ストツパ用Ｐウエル、１
８……コンタクト領域、３０……溝、３１……Ｐ
ウエル、３２……コンタクト領域、３３……電極
、３４……絶縁膜。
タ回路の要部の断面図、第２図は一般的なＣＭＯ
Ｓインバータ回路の回路図、第３図は従来のＣＭ
ＯＳインバータ回路の断面図、第４図は寄生サイ
リスタの回路図である。 １……Ｐ−ＭＯＳＴ、２……Ｎ−ＭＯＳＴ、３
……Ｎ形基板、４……ドレイン、５……ソース、
６……Ｐウエル、７……ドレイン、８……ソース
、９，１０……基板バイアス用コンタクト領域、
１１……ラテラル寄生ＰＮＰトランジスタ、１２
……バーチカル寄生ＮＰＮトランジスタ、１３〜
１６……抵抗、１７……ストツパ用Ｐウエル、１
８……コンタクト領域、３０……溝、３１……Ｐ
ウエル、３２……コンタクト領域、３３……電極
、３４……絶縁膜。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 基板の極性と反対極性のチヤンネルの第１
のＭＯＳＴと、基板の極性と反対極性の第１のウ
エル内に形成した該基板の極性と同一極性のチヤ
ンネルの第２のＭＯＳＴとからＣＭＯＳインバー
タを形成したＣＭＯＳ半導体装置において、 上記第１のＭＯＳＴと上記第２のＭＯＳＴとの
間の基板に、上記第１のウエルの深さ以上の深さ
の溝を形成し、該溝の内壁部に上記反対極性の第
２のウエルを形成したことを特徴とするＣＭＯＳ
半導体装置。 (2) 上記第１のウエルの深さを４μｍ未満とし
、上記溝の深さを４μｍ以上としたことを特徴と
する実用新案登録請求の範囲第１項記載のＣＭＯ
Ｓ半導体装置。 (3) バーチカル寄生トランジスタをバイパスさ
せるための電極を上記溝内に設けたことを特徴と
する実用新案登録請求の範囲第１項又は第２項記
載のＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8305990U JPH0440550U (ja) | 1990-08-05 | 1990-08-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8305990U JPH0440550U (ja) | 1990-08-05 | 1990-08-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440550U true JPH0440550U (ja) | 1992-04-07 |
Family
ID=31630416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8305990U Pending JPH0440550U (ja) | 1990-08-05 | 1990-08-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440550U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140824A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353279A (en) * | 1976-10-25 | 1978-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrating circuit |
| JPS61199654A (ja) * | 1985-03-01 | 1986-09-04 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPS62181458A (ja) * | 1986-02-06 | 1987-08-08 | Toshiba Corp | 相補型ｍｏｓトランジスタ及びその製造方法 |
-
1990
- 1990-08-05 JP JP8305990U patent/JPH0440550U/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353279A (en) * | 1976-10-25 | 1978-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrating circuit |
| JPS61199654A (ja) * | 1985-03-01 | 1986-09-04 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPS62181458A (ja) * | 1986-02-06 | 1987-08-08 | Toshiba Corp | 相補型ｍｏｓトランジスタ及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140824A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |