JPH0440799B2 - - Google Patents
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- JPH0440799B2 JPH0440799B2 JP57037405A JP3740582A JPH0440799B2 JP H0440799 B2 JPH0440799 B2 JP H0440799B2 JP 57037405 A JP57037405 A JP 57037405A JP 3740582 A JP3740582 A JP 3740582A JP H0440799 B2 JPH0440799 B2 JP H0440799B2
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- integrated circuit
- semiconductor memory
- memory integrated
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は冗長技術を適用した半導体メモリ集積
回路装置において、冗長技術適用の有無を電気的
に検知する構造に関する。
回路装置において、冗長技術適用の有無を電気的
に検知する構造に関する。
半導体メモリ集積回路装置は近年チツプが大形
化したためウエーハ当りの歩留りが低下し、一方
構成素子が縮小化されるため微小な異物や結晶欠
陥等の影響でセルの不良が生じ、製品の歩留りが
さらに低下する傾向がある。そのため半導体メモ
リ集積回路装置と同一のチツプ内に予備のメモリ
セルや予備の線を配置しておき、不良のメモリセ
ルあるいは不良の線をこれらに置換え、該チツプ
を良品として使用する冗長技術が半導体メモリ集
積回路装置に使用されている。
化したためウエーハ当りの歩留りが低下し、一方
構成素子が縮小化されるため微小な異物や結晶欠
陥等の影響でセルの不良が生じ、製品の歩留りが
さらに低下する傾向がある。そのため半導体メモ
リ集積回路装置と同一のチツプ内に予備のメモリ
セルや予備の線を配置しておき、不良のメモリセ
ルあるいは不良の線をこれらに置換え、該チツプ
を良品として使用する冗長技術が半導体メモリ集
積回路装置に使用されている。
従来の半導体メモリ集積回路装置における冗長
技術では、予備のメモリセルやワード線もしくは
ビツト線あるいはこれらの両者などを半導体メモ
リ集積回路装置と同一のチツプ上に設けておき、
このチツプ上に不良のセルあるいは不良の線があ
つた場合には、その不良部分を予備のセルや線に
置換えて同一のアドレス対応を保持するようにし
ている。従来の冗長技術においては半導体メモリ
集積回路装置のチツプに冗長技術が適用されたか
否かを電気的に判別する手段がなく、製造工程に
おいて製品選別を行うことができない。またこの
にチツプをパツケージに封止後は、不良が発生し
ても冗長技術適用の有無が判らないため不良の解
析ができないなどの欠点があつた。
技術では、予備のメモリセルやワード線もしくは
ビツト線あるいはこれらの両者などを半導体メモ
リ集積回路装置と同一のチツプ上に設けておき、
このチツプ上に不良のセルあるいは不良の線があ
つた場合には、その不良部分を予備のセルや線に
置換えて同一のアドレス対応を保持するようにし
ている。従来の冗長技術においては半導体メモリ
集積回路装置のチツプに冗長技術が適用されたか
否かを電気的に判別する手段がなく、製造工程に
おいて製品選別を行うことができない。またこの
にチツプをパツケージに封止後は、不良が発生し
ても冗長技術適用の有無が判らないため不良の解
析ができないなどの欠点があつた。
本発明ではこれらの欠点を除き冗長技術適用の
有無を知るために、半導体メモリ集積回路装置と
同一チツプ上に、冗長技術の適用を記憶するため
プログラム用記憶素子もしくはこのプログラム用
記憶素子を含む回路よりなる検知部を設けたこと
を特徴とする。
有無を知るために、半導体メモリ集積回路装置と
同一チツプ上に、冗長技術の適用を記憶するため
プログラム用記憶素子もしくはこのプログラム用
記憶素子を含む回路よりなる検知部を設けたこと
を特徴とする。
本発明の基本的参考例を第１図によつて説明す
る。冗長技術の適用を記憶するためのプログラム
用記憶素子もしくはこのプログラム用記憶素子を
含む回路からなる検知部３と、この検知部３と電
気的に接続された測定用の端子１および２とを、
半導体メモリ集積回路装置と同一のチツプ上に設
ける。このチツプに冗長技術を適用すると同時に
上記検知部３のプログラム用記憶素子に記憶させ
る。例えば半導体メモリ集積回路装置において、
冗長技術を適用しこの適用が記憶された場合は端
子１と端子２の間に所定の電流が流れ、冗長技術
を適用せずプログラム用記憶素子に記憶されない
場合には端子１と端子２の間に電流が流れない構
成とする。あるいはこの逆の方法でもよい。これ
により端子１と端子２の間の電流をプログラム用
記憶素子の記憶について比較することによつて、
冗長技術適用の有無が区別される。
る。冗長技術の適用を記憶するためのプログラム
用記憶素子もしくはこのプログラム用記憶素子を
含む回路からなる検知部３と、この検知部３と電
気的に接続された測定用の端子１および２とを、
半導体メモリ集積回路装置と同一のチツプ上に設
ける。このチツプに冗長技術を適用すると同時に
上記検知部３のプログラム用記憶素子に記憶させ
る。例えば半導体メモリ集積回路装置において、
冗長技術を適用しこの適用が記憶された場合は端
子１と端子２の間に所定の電流が流れ、冗長技術
を適用せずプログラム用記憶素子に記憶されない
場合には端子１と端子２の間に電流が流れない構
成とする。あるいはこの逆の方法でもよい。これ
により端子１と端子２の間の電流をプログラム用
記憶素子の記憶について比較することによつて、
冗長技術適用の有無が区別される。
冗長技術適用の有無を記憶させるプログラム用
記憶素子としては、電気的にポリシリコン配線を
溶断する素子、あるいはレーザー光の照射により
アルミニウムまたはポリシリコン配線を切断する
素子、さらに最近ではn+層−ｉ層−n+層形の高
抵抗ポリシリコンをレーザー光照射により低抵抗
化する素子等がある。
記憶素子としては、電気的にポリシリコン配線を
溶断する素子、あるいはレーザー光の照射により
アルミニウムまたはポリシリコン配線を切断する
素子、さらに最近ではn+層−ｉ層−n+層形の高
抵抗ポリシリコンをレーザー光照射により低抵抗
化する素子等がある。
第２図は本発明の第１の参考例を示す図で、測
定用端子１および２と電気的に接続された検知部
１０１に用いるプログラム用記憶素子にはポリシ
リコン等の電気的に切断可能な導電性物質を用い
ている。これらの端子１および２と検知部１０１
を半導体メモリ集積回路装置と同一のチツプ上に
設ける。半導体メモリ集積回路装置の試験結果に
よつて冗長技術を適用する場合には、端子１およ
び２の間に電圧を印加して電流を流すことにより
検知部１０１のポリシリコン配線を切断して冗長
技術適用を記憶させる。冗長技術適用の有無を知
るためには上記端子１および端子２に針を立てて
電圧を印加する。その結果端子１と端子２の間に
電流が流れない場合は、検知部１０１のプログラ
ム用記憶素子が切断されていることを示すので、
冗長技術を適用した半導体メモリ集積回路装置で
あると判断することができる。
定用端子１および２と電気的に接続された検知部
１０１に用いるプログラム用記憶素子にはポリシ
リコン等の電気的に切断可能な導電性物質を用い
ている。これらの端子１および２と検知部１０１
を半導体メモリ集積回路装置と同一のチツプ上に
設ける。半導体メモリ集積回路装置の試験結果に
よつて冗長技術を適用する場合には、端子１およ
び２の間に電圧を印加して電流を流すことにより
検知部１０１のポリシリコン配線を切断して冗長
技術適用を記憶させる。冗長技術適用の有無を知
るためには上記端子１および端子２に針を立てて
電圧を印加する。その結果端子１と端子２の間に
電流が流れない場合は、検知部１０１のプログラ
ム用記憶素子が切断されていることを示すので、
冗長技術を適用した半導体メモリ集積回路装置で
あると判断することができる。
第３図は本発明の第２の参考例を示す図であ
る。検知部１０２のプログラム用記憶素子はポリ
シリコンまたはアルミニウム等の導電性物質から
なり、測定用の端子１および端子２と電気的に接
続されている。これらの端子１および端子２と検
知部１０２を半導体メモリ集積回路装置と同一の
チツプ上に設けている。半導体メモリ集積回路装
置に冗長技術を適用した場合には、検知部１０２
のプログラム用記憶素子の上部からレーザ光１０
３を照射してプログラム用記憶素子のポリシリコ
ンまたはアルミニウム等を切断して冗長技術の適
用を記憶させる。この半導体メモリ集積回路装置
に冗長技術が適用されているか否かを検知するに
は、本実施例の端子１および端子２に電圧を印加
する。その結果該端子間に電流が流れなければ、
プログラム用記憶素子が切断されている場合であ
るから冗長技術を適用した半導体メモリ集積回路
装置であると判断することができる。
る。検知部１０２のプログラム用記憶素子はポリ
シリコンまたはアルミニウム等の導電性物質から
なり、測定用の端子１および端子２と電気的に接
続されている。これらの端子１および端子２と検
知部１０２を半導体メモリ集積回路装置と同一の
チツプ上に設けている。半導体メモリ集積回路装
置に冗長技術を適用した場合には、検知部１０２
のプログラム用記憶素子の上部からレーザ光１０
３を照射してプログラム用記憶素子のポリシリコ
ンまたはアルミニウム等を切断して冗長技術の適
用を記憶させる。この半導体メモリ集積回路装置
に冗長技術が適用されているか否かを検知するに
は、本実施例の端子１および端子２に電圧を印加
する。その結果該端子間に電流が流れなければ、
プログラム用記憶素子が切断されている場合であ
るから冗長技術を適用した半導体メモリ集積回路
装置であると判断することができる。
第４図は本発明の第３の参考例を示す図であ
る。第４図における検知部１１０は不純物を含ま
ない純粋なポリシリコン１０５の両側に不純物を
含むポリシリコン１０４を配置したn+層−ｉ層
−n+層形の高抵抗ポリシリコンをプログラム用
記憶素子とし、端子１および端子２に接続されて
いる。この高抵抗ポリシリコンは通常109Ω以上
の高い抵抗値を示すが、上記の純粋なポリシリコ
ン１０５と不純物を含むポリシリコン１０４の一
部を被うようにレーザ光１０３を照射すると、害
高抵抗ポリシリコンの抵抗値は103〜105Ω程度の
低抵抗値に変化するという特徴を持つている。し
たがつてこの高抵抗ポリシリコンをプログラム用
記憶素子とする検知部１１０とそれに接続された
端子１および端子２を、半導体メモリ集積回路装
置と同一のチツプ上に設けて冗長技術適用の有無
を知ることができる。該半導体メモリ集積回路装
置に冗長技術を適用した場合に限つて検知部１１
０の高抵抗シリコンにレーザ光１０３を照射し低
抵抗値に変化させる。冗長技術適用の有無を知る
ためには上記端子１および端子２の間に電圧を印
加する。その結果冗長技術を適用している場合に
は高抵抗ポリシリコンが低抵抗化されているた
め、端子１と端子２との間の電流が、冗長技術を
適用しない場合に較べて数桁多く流れるから、端
子間に流れる電流値を比較することによつて該半
導体メモリ集積回路装置に冗長技術が適用された
か否かを判断することができる。
る。第４図における検知部１１０は不純物を含ま
ない純粋なポリシリコン１０５の両側に不純物を
含むポリシリコン１０４を配置したn+層−ｉ層
−n+層形の高抵抗ポリシリコンをプログラム用
記憶素子とし、端子１および端子２に接続されて
いる。この高抵抗ポリシリコンは通常109Ω以上
の高い抵抗値を示すが、上記の純粋なポリシリコ
ン１０５と不純物を含むポリシリコン１０４の一
部を被うようにレーザ光１０３を照射すると、害
高抵抗ポリシリコンの抵抗値は103〜105Ω程度の
低抵抗値に変化するという特徴を持つている。し
たがつてこの高抵抗ポリシリコンをプログラム用
記憶素子とする検知部１１０とそれに接続された
端子１および端子２を、半導体メモリ集積回路装
置と同一のチツプ上に設けて冗長技術適用の有無
を知ることができる。該半導体メモリ集積回路装
置に冗長技術を適用した場合に限つて検知部１１
０の高抵抗シリコンにレーザ光１０３を照射し低
抵抗値に変化させる。冗長技術適用の有無を知る
ためには上記端子１および端子２の間に電圧を印
加する。その結果冗長技術を適用している場合に
は高抵抗ポリシリコンが低抵抗化されているた
め、端子１と端子２との間の電流が、冗長技術を
適用しない場合に較べて数桁多く流れるから、端
子間に流れる電流値を比較することによつて該半
導体メモリ集積回路装置に冗長技術が適用された
か否かを判断することができる。
なおプログラム用記憶素子の製造上のばらつき
や記憶させる時のレーザエネルギの変動などによ
り、冗長技術適用を記憶した後におけるプログラ
ム用記憶素子の抵抗値を制御することが難しく、
該抵抗値が106Ω以上になることも考えられる。
この場合のプログラム用記憶素子に流れる電流は
1μA以下となり測定が難しい。
や記憶させる時のレーザエネルギの変動などによ
り、冗長技術適用を記憶した後におけるプログラ
ム用記憶素子の抵抗値を制御することが難しく、
該抵抗値が106Ω以上になることも考えられる。
この場合のプログラム用記憶素子に流れる電流は
1μA以下となり測定が難しい。
本発明の第４の参考例は上記したように冗長技
術適用を記憶させた後の後の抵抗値が106Ω以上
になるような場合に適用する例で、第５図はその
参考例図である。測定用の端子１および端子２を
有する検知部３はｎチヤンネル形MOSトランジ
スタ２０１、プログラム用記憶素子２０６、抵抗
２０７を図示のように接続して構成する。プログ
ラム用記憶素子２０６は例えばn+層−ｉ層−n+
層形高抵抗ポリシリコンを用い、プログラム用記
憶素子２０６と抵抗２０７の抵抗値はそれぞれ
109Ωと108Ω程度とほぼ10：１程度の比に保つよ
うにする。このように構成した検知部３を端子１
および２とともに半導体メモリ集積回路装置と同
一のチツプ上に設ける。該チツプにおける端子２
を高電位とし端子１を低電位にすれば、冗長技術
適用を記憶する前においてはプログラム用記憶素
子２０６と抵抗２０７の抵抗比によつてｎチヤン
ネル形MOSトランジスタ２０１は遮断状態とな
り、端子１と端子２の間に電流は流れない。冗長
技術を適用する場合に限つてプログラム用記憶素
子２０６レーザ光を照射し、プログラム用記憶素
子２０６の抵抗値を抵抗２０７の抵抗値より１桁
程度低くなるように変化させる。すなわち冗長技
術の適用を記憶させたプログラム用記憶素子の抵
抗値は、記憶させる前における抵抗値より２桁程
度低い107Ω以下でよいことになる。
術適用を記憶させた後の後の抵抗値が106Ω以上
になるような場合に適用する例で、第５図はその
参考例図である。測定用の端子１および端子２を
有する検知部３はｎチヤンネル形MOSトランジ
スタ２０１、プログラム用記憶素子２０６、抵抗
２０７を図示のように接続して構成する。プログ
ラム用記憶素子２０６は例えばn+層−ｉ層−n+
層形高抵抗ポリシリコンを用い、プログラム用記
憶素子２０６と抵抗２０７の抵抗値はそれぞれ
109Ωと108Ω程度とほぼ10：１程度の比に保つよ
うにする。このように構成した検知部３を端子１
および２とともに半導体メモリ集積回路装置と同
一のチツプ上に設ける。該チツプにおける端子２
を高電位とし端子１を低電位にすれば、冗長技術
適用を記憶する前においてはプログラム用記憶素
子２０６と抵抗２０７の抵抗比によつてｎチヤン
ネル形MOSトランジスタ２０１は遮断状態とな
り、端子１と端子２の間に電流は流れない。冗長
技術を適用する場合に限つてプログラム用記憶素
子２０６レーザ光を照射し、プログラム用記憶素
子２０６の抵抗値を抵抗２０７の抵抗値より１桁
程度低くなるように変化させる。すなわち冗長技
術の適用を記憶させたプログラム用記憶素子の抵
抗値は、記憶させる前における抵抗値より２桁程
度低い107Ω以下でよいことになる。
この半導体メモリ集積回路装置において冗長技
術適用の有無を検知する場合は、端子２を高電
位、端子１を低電位とし両端子間の電流を測定す
る。上記のように冗長技術の適用が記憶された状
態ではｎチヤンネル形MOSトランジスタ２０１
のゲート電位は端子２の高電位にバイアスされる
ため、端子１および２の間にはこのMOSトラン
ジスタの大きさに伴う電流が流れる。したがつて
プログラム用記憶素子の製造上のばらつきやレー
ザエネルギの変動の影響があつても、本実施例の
検知部３には大きな電流が流れるので測定しやす
く、半導体メモリ集積回路装置における冗長技術
適用の有無を容易に区別することができる。
術適用の有無を検知する場合は、端子２を高電
位、端子１を低電位とし両端子間の電流を測定す
る。上記のように冗長技術の適用が記憶された状
態ではｎチヤンネル形MOSトランジスタ２０１
のゲート電位は端子２の高電位にバイアスされる
ため、端子１および２の間にはこのMOSトラン
ジスタの大きさに伴う電流が流れる。したがつて
プログラム用記憶素子の製造上のばらつきやレー
ザエネルギの変動の影響があつても、本実施例の
検知部３には大きな電流が流れるので測定しやす
く、半導体メモリ集積回路装置における冗長技術
適用の有無を容易に区別することができる。
以上に述べた第１から第５の参考例に示す検知
装置は半導体メモリ集積回路装置がウエーハ状態
にあるか、あるいはパツケージ封止前のチツプに
用いる実施例である。パツケージ封止後の半導体
メモリ集積回路装置では外部リードピンが電気的
接続部になるが、上記実施例の各端子をこれらの
外部リードピンに接続すると、通常の使用状態で
はピン間に大きな電流が流れ該集積回路装置にお
けるリードピンの機能が損われるため、パツケー
ジに封止後の半導体メモリ集積回路装置に対し上
記実施例の検知装置により冗長技術適用の有無を
判別することは実用上適当でない。
装置は半導体メモリ集積回路装置がウエーハ状態
にあるか、あるいはパツケージ封止前のチツプに
用いる実施例である。パツケージ封止後の半導体
メモリ集積回路装置では外部リードピンが電気的
接続部になるが、上記実施例の各端子をこれらの
外部リードピンに接続すると、通常の使用状態で
はピン間に大きな電流が流れ該集積回路装置にお
けるリードピンの機能が損われるため、パツケー
ジに封止後の半導体メモリ集積回路装置に対し上
記実施例の検知装置により冗長技術適用の有無を
判別することは実用上適当でない。
次にパツケージ封止後の半導体メモリ集積回路
装置において冗長技術適用の有無を検知する実施
例を第６図に示す。冗長技術適用の有無を検知す
る検知部３は、プログラム用記憶素子２０６と抵
抗２０７およびｎチヤンネル形MOSトランジス
タ２０１〜２０５により図示のように構成し、端
子１，２および端子４を設けている。すなわち本
実施例の検知部３においては、スイツチング用７
チヤンネル形MOSトランジスタのソースにそれ
ぞれソースとゲートを短絡した４個のｎチヤンネ
ル形MOSトランジスタを負荷として直列に接続
し、この回路の両端にかかる電圧をプログラム用
記憶素子と抵抗との抵抗値に応じて分圧し前記ス
イツチング用ｎチヤンネル形MOSトランジスタ
のゲートに加えている。なお各トランジスタの基
板はいずれも端子４に接続してある。上記の検知
部３におけるプログラム用記憶素子２０６には例
えばn+層−ｉ層−n+層形高抵抗ポリシリコンを
用い、該プログラム用記憶素子２０６の抵抗値を
109Ω、抵抗２０７の抵抗値を108Ω程度とほぼ
10：１程度の比に保つておく。このような構成の
検知部３と端子１，２および端子４を半導体メモ
リ集積回路装置と同一のチツプ上に設け、本実施
例では端子１を半導体メモリ集積回路装置の電源
ピンに、端子４を接地ピンに接続し、端子２は例
えば他のクロツクピンまたは空ピンに接続する。
装置において冗長技術適用の有無を検知する実施
例を第６図に示す。冗長技術適用の有無を検知す
る検知部３は、プログラム用記憶素子２０６と抵
抗２０７およびｎチヤンネル形MOSトランジス
タ２０１〜２０５により図示のように構成し、端
子１，２および端子４を設けている。すなわち本
実施例の検知部３においては、スイツチング用７
チヤンネル形MOSトランジスタのソースにそれ
ぞれソースとゲートを短絡した４個のｎチヤンネ
ル形MOSトランジスタを負荷として直列に接続
し、この回路の両端にかかる電圧をプログラム用
記憶素子と抵抗との抵抗値に応じて分圧し前記ス
イツチング用ｎチヤンネル形MOSトランジスタ
のゲートに加えている。なお各トランジスタの基
板はいずれも端子４に接続してある。上記の検知
部３におけるプログラム用記憶素子２０６には例
えばn+層−ｉ層−n+層形高抵抗ポリシリコンを
用い、該プログラム用記憶素子２０６の抵抗値を
109Ω、抵抗２０７の抵抗値を108Ω程度とほぼ
10：１程度の比に保つておく。このような構成の
検知部３と端子１，２および端子４を半導体メモ
リ集積回路装置と同一のチツプ上に設け、本実施
例では端子１を半導体メモリ集積回路装置の電源
ピンに、端子４を接地ピンに接続し、端子２は例
えば他のクロツクピンまたは空ピンに接続する。
半導体メモリ集積回路装置は、通常の動作にお
いては上記端子１に電源電圧を印加し端子２を電
源電圧より低電位にするため、端子１と端子２の
間に電流は流れない。また誤つて逆極性の電圧を
加えた場合にもｎチヤンネル形MOSトランジス
タ２０２，２０３，２０４，２０５が直列に接続
されているため、端子２の電位がこれらのトラン
ジスタのしきい電圧の和以上にならなければ、端
子１と端子２の間に電流が流れない。従つて通常
の使用状態では該半導体メモリ集積回路装置に対
して上記検知部３は全く影響を与えないことにな
る。
いては上記端子１に電源電圧を印加し端子２を電
源電圧より低電位にするため、端子１と端子２の
間に電流は流れない。また誤つて逆極性の電圧を
加えた場合にもｎチヤンネル形MOSトランジス
タ２０２，２０３，２０４，２０５が直列に接続
されているため、端子２の電位がこれらのトラン
ジスタのしきい電圧の和以上にならなければ、端
子１と端子２の間に電流が流れない。従つて通常
の使用状態では該半導体メモリ集積回路装置に対
して上記検知部３は全く影響を与えないことにな
る。
この半導体メモリ集積回路装置に冗長技術を適
用した場合は上記検知部３におけるプログラム用
記憶素子２０６にレーザ光を照射してn+層−ｉ
層−n+層形高抵抗ポリシリコンの抵抗値を107Ω
以下に低抵抗化しておく。
用した場合は上記検知部３におけるプログラム用
記憶素子２０６にレーザ光を照射してn+層−ｉ
層−n+層形高抵抗ポリシリコンの抵抗値を107Ω
以下に低抵抗化しておく。
このようにしてパツケージに封止された半導体
メモリ集積回路装置について冗長技術適用の有無
を検知する場合には、通常の使用状態と異り、電
源バイアスピンである端子１を接地した端子２を
高電位にする。冗長技術を適用しない場合はプロ
グラム用記憶素子２０６にレーザ光が照射されて
いないため、プログラム用記憶素子２０６の抵抗
値は抵抗２０７の抵抗値より高く、ｎチヤンネル
形MOSトランジスタ２０１のゲートに高電圧が
印加されないため端子１と端子２の間に電流は流
れない。一方この半導体メモリ集積回路装置のチ
ツプに冗長技術が適用されている場合は、プログ
ラム用記憶素子２０６の抵抗値が抵抗２０７の抵
抗値より低く、MOSトランジスタ２０１のゲー
トに端子２の高電位が印加されるため、端子１と
端子２の間に電流は流れる。従つて半導体メモリ
集積回路装置における冗長技術適用の有無を容易
に判別することができる。冗長技術適用の有無を
検知する場合に、端子１を接地し、端子２を高電
圧とすることによつて、MOSトランジスタ２０
１，２０２，……２０５のそれぞれのドレインと
ソースはソースとドレインとして働くので、
MOSトランジスタ２０２……２０５はゲート・
ドレイン短絡のMOSダイオードとして動作し、
端子２から端子１へ電流を流すことができる。こ
れに対して、通常の動作においては端子１に電源
電圧が印加され、端子２に低電圧が印加されるの
で、MOSトランジスタ２０１，２０２……２０
５のそれぞれのドレインとソースとは、正規の通
りドレインとソースとして働くので、ゲート・ソ
ース短絡のMOSトランジスタ２０２……２０５
には電流が流れず、これらのMOSトランジスタ
２０１，２０２……２０５を介して端子１から端
子２へ電流は流れることができない。上記例では
端子１を接地した例を示したが、端子１を電源電
圧の電位に保つておいても端子２を該電源電圧の
電位以上の高電位にすれば、上記した冗長技術適
用の有無の判別ができることはいうまでもない。
メモリ集積回路装置について冗長技術適用の有無
を検知する場合には、通常の使用状態と異り、電
源バイアスピンである端子１を接地した端子２を
高電位にする。冗長技術を適用しない場合はプロ
グラム用記憶素子２０６にレーザ光が照射されて
いないため、プログラム用記憶素子２０６の抵抗
値は抵抗２０７の抵抗値より高く、ｎチヤンネル
形MOSトランジスタ２０１のゲートに高電圧が
印加されないため端子１と端子２の間に電流は流
れない。一方この半導体メモリ集積回路装置のチ
ツプに冗長技術が適用されている場合は、プログ
ラム用記憶素子２０６の抵抗値が抵抗２０７の抵
抗値より低く、MOSトランジスタ２０１のゲー
トに端子２の高電位が印加されるため、端子１と
端子２の間に電流は流れる。従つて半導体メモリ
集積回路装置における冗長技術適用の有無を容易
に判別することができる。冗長技術適用の有無を
検知する場合に、端子１を接地し、端子２を高電
圧とすることによつて、MOSトランジスタ２０
１，２０２，……２０５のそれぞれのドレインと
ソースはソースとドレインとして働くので、
MOSトランジスタ２０２……２０５はゲート・
ドレイン短絡のMOSダイオードとして動作し、
端子２から端子１へ電流を流すことができる。こ
れに対して、通常の動作においては端子１に電源
電圧が印加され、端子２に低電圧が印加されるの
で、MOSトランジスタ２０１，２０２……２０
５のそれぞれのドレインとソースとは、正規の通
りドレインとソースとして働くので、ゲート・ソ
ース短絡のMOSトランジスタ２０２……２０５
には電流が流れず、これらのMOSトランジスタ
２０１，２０２……２０５を介して端子１から端
子２へ電流は流れることができない。上記例では
端子１を接地した例を示したが、端子１を電源電
圧の電位に保つておいても端子２を該電源電圧の
電位以上の高電位にすれば、上記した冗長技術適
用の有無の判別ができることはいうまでもない。
本実施例では第３の参考例で用いたn+層−ｉ
層−n+層形高抵抗ポリシリコンをプログラム用
記憶素子として使用しているが、これを第１およ
び第２の参考例で用いたプログラム用記憶素子に
置換えても、本発明である冗長技術適用の有無を
検知する構成は容易に実現できる。
層−n+層形高抵抗ポリシリコンをプログラム用
記憶素子として使用しているが、これを第１およ
び第２の参考例で用いたプログラム用記憶素子に
置換えても、本発明である冗長技術適用の有無を
検知する構成は容易に実現できる。
なお本実施例で示す直列に接続したｎチヤンネ
ル形MOSトランジスタ２０２〜２０５は４段に
限定するものではなく段数の増減は可能である。
また実施例の電位関係を全て反対にすることによ
つてｐチヤンネル形トランジスタを適用すること
もできる。
ル形MOSトランジスタ２０２〜２０５は４段に
限定するものではなく段数の増減は可能である。
また実施例の電位関係を全て反対にすることによ
つてｐチヤンネル形トランジスタを適用すること
もできる。
さらに本実施例では半導体メモリ集積回路装置
の外部リードピンに検知部の端子を接続した状態
を示したが、本実施例に示す検知部と各端子を半
導体メモリ集積回路装置と同一のチツプ上に設け
た状態で、測定用の針を立てることにより冗長技
術適用の有無が検知できることはいうまでもな
い。
の外部リードピンに検知部の端子を接続した状態
を示したが、本実施例に示す検知部と各端子を半
導体メモリ集積回路装置と同一のチツプ上に設け
た状態で、測定用の針を立てることにより冗長技
術適用の有無が検知できることはいうまでもな
い。
また端子１と端子２の間の適当な場所に抵抗を
挿入するこにより検知部位の消費電力を低下させ
ることも可能である。
挿入するこにより検知部位の消費電力を低下させ
ることも可能である。
本発明は上記のように構成されたものであるか
ら、半導体メモリ集積回路装置のチツプにおい
て、冗長技術適用の有無を電気的に容易に検知す
ることができ、製造工程で製品の選別が可能であ
る。またプログラム用記憶素子に冗長技術適用を
示す記憶が、正確になされているかいないかを知
る記憶確認の手段としても用いられる。
ら、半導体メモリ集積回路装置のチツプにおい
て、冗長技術適用の有無を電気的に容易に検知す
ることができ、製造工程で製品の選別が可能であ
る。またプログラム用記憶素子に冗長技術適用を
示す記憶が、正確になされているかいないかを知
る記憶確認の手段としても用いられる。
さらにソースとゲートを短絡したMOSトラン
ジスタを負荷としてスイツチング用MOSトラン
ジスタのソースに接続し、この回路の両端にかか
る電圧をプログラム用記憶素子と抵抗との抵抗値
に応じて分圧し該トランジスタのゲートに加えた
構成の検知部を有し、該検知部の各端子をそれぞ
れ外部リードピンに接続した半導体メモリ集積回
路装置では、パツケージ封止後においても外部か
ら冗長技術適用の有無を電気的に検知することが
できるから、製品の不良が発生した場合にも不良
解析が行うことが可能である。
ジスタを負荷としてスイツチング用MOSトラン
ジスタのソースに接続し、この回路の両端にかか
る電圧をプログラム用記憶素子と抵抗との抵抗値
に応じて分圧し該トランジスタのゲートに加えた
構成の検知部を有し、該検知部の各端子をそれぞ
れ外部リードピンに接続した半導体メモリ集積回
路装置では、パツケージ封止後においても外部か
ら冗長技術適用の有無を電気的に検知することが
できるから、製品の不良が発生した場合にも不良
解析が行うことが可能である。
第１図は本発明の基本的参考例を示す図、第２
図、第３図、第４図、第５図はそれぞれ本発明の
参考例を示す図、第６図は本発明の実施例を示す
図である。 １，２……端子、３，１０１，１０２，１１０
……検知部、１０３……レーザ光照射状態、２０
１〜２０５……ｎチヤンネル形MOSトランジス
タ、２０６……プログラム用記憶素子、２０７…
…抵抗。
図、第３図、第４図、第５図はそれぞれ本発明の
参考例を示す図、第６図は本発明の実施例を示す
図である。 １，２……端子、３，１０１，１０２，１１０
……検知部、１０３……レーザ光照射状態、２０
１〜２０５……ｎチヤンネル形MOSトランジス
タ、２０６……プログラム用記憶素子、２０７…
…抵抗。
Claims (1)
- 【特許請求の範囲】 １ チツプ上にあらかじめ配置された予備のメモ
リセルや予備の線に、不良のメモリセルあるいは
不良の線を置換えて該チツプを良品とする冗長技
術が適用できるようにし、該冗長技術適用の有無
を記憶させるプログラム用記憶素子を具備した半
導体メモリ集積回路装置において、第１の端子と
第２の端子とを具備してなり、前記第１の端子に
スイツチング用MOSトランジスタのドレインを
接続し、ゲートとソースとを短絡した１個以上の
MOSトランジスタを介して前記スイツチング用
MOSトランジスタのソースを前記第２の端子に
接続し、前記第１の端子と前記第２の端子との間
に前記プログラム素子と抵抗とを直列接続せし
め、前記プログラム素子と前記抵抗との共通接続
点を前記スイツチング用MOSトランジスタのゲ
ートに接続することにより、前記共通接続点の電
位を前記ゲートに供給せしめ、前記プログラム素
子が予めプログラムされることにより、前記半導
体メモリ集積回路装置の前記冗長技術適用の有無
を検出する場合に、前記共通接続点の前記電位は
前記スイツチング用MOSトランジスタと前記１
個以上のMOSトランジスタのドレイン・ソース
経路を介して、前記第１の端子と前記第２の端子
との間に電流が流れるような状態もしくは流れな
いような状態とされることを特徴とする半導体メ
モリ集積回路装置。 ２ 前記半導体メモリ集積回路装置の通常動作時
には、前記スイツチング用MOSトランジスタと
前記１個以上のMOSトランジスタのソース・ド
レイン経路を介して、前記第１の端子と前記第２
の端子との間に電流が流れないような電位に前記
第１の端子と前記第２の端子の電位が設定され、
前記半導体メモリ集積回路装置の前記冗長技術適
用の有無を検出する場合には、前記スイツチング
用MOSトランジスタと前記１個以上のMOSトラ
ンジスタのソース・ドレイン経路を介して、前記
第１の端子と前記第２の端子との間に電流が流れ
うるような電位に前記第１の端子と前記第２の端
子の電位が設定されることを特徴とする特許請求
の範囲第１項記載の半導体メモリ集積回路装置。 ３ 前記半導体メモリ集積回路装置の前記冗長技
術適用の有無を検出する場合に設定される前記第
１の端子と前記第２の端子の電位によつて、ゲー
トとソースを短絡した前記１個以上のMOSトラ
ンジスタはゲートとドレインとを短絡した１個以
上のMOSトランジスタとして動作することを特
徴とする特許請求の範囲第２項記載の半導体メモ
リ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037405A JPS58154257A (ja) | 1982-03-10 | 1982-03-10 | 半導体メモリ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037405A JPS58154257A (ja) | 1982-03-10 | 1982-03-10 | 半導体メモリ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154257A JPS58154257A (ja) | 1983-09-13 |
| JPH0440799B2 true JPH0440799B2 (ja) | 1992-07-06 |
Family
ID=12496612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037405A Granted JPS58154257A (ja) | 1982-03-10 | 1982-03-10 | 半導体メモリ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154257A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3929327B2 (ja) | 2002-03-01 | 2007-06-13 | 独立行政法人科学技術振興機構 | 軟磁性金属ガラス合金 |
| JP2019149513A (ja) * | 2018-02-28 | 2019-09-05 | 新日本無線株式会社 | 抵抗素子を形成するための中間体およびそれを用いた抵抗素子の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051199B2 (ja) * | 1980-11-13 | 1985-11-12 | 富士通株式会社 | 半導体装置 |
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
-
1982
- 1982-03-10 JP JP57037405A patent/JPS58154257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154257A (ja) | 1983-09-13 |
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