JPH0638320B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0638320B2 JPH0638320B2 JP61061420A JP6142086A JPH0638320B2 JP H0638320 B2 JPH0638320 B2 JP H0638320B2 JP 61061420 A JP61061420 A JP 61061420A JP 6142086 A JP6142086 A JP 6142086A JP H0638320 B2 JPH0638320 B2 JP H0638320B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は製造中に発生する欠陥を救済することが可能な
メモリ回路に関するものである。
メモリ回路に関するものである。
半導体メモリは近年ますます大容量化の傾向にあるがチ
ップ内に収容される素子数がチップ面積の増大に伴い、
チップ内における欠陥の発生率が高くなってきている。
このため、チップ内に正規のメモリセルの他に予備のメ
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長ビ
ットに置換することにより不良ビットを救済するという
冗長ビットを有する半導体メモリが注目されている。こ
の様な冗長ビットによって救済された半導体メモリはあ
くまで不良ビットを内在させているために、これにより
半導体メモリの信頼度低下が懸念され、この様な冗長ビ
ットを有した半導体メモリの実用化が進まない一因とな
っている。冗長ビット使用の有無及び救済された不良ビ
ットの位置を予め知っておくことは冗長ビットによって
救済された半導体メモリの信頼度を検査する上できわめ
て有効である。しかし現在、冗長ビットによって救済し
たかどうかは製品を試験するだけでは判明しないし、そ
れを知るためにはその製品を開封し顕微鏡等で目視チェ
ックしなければならない。これはきわめて非効率的であ
り実用的手段とは言えない。このため、メモリ内に冗長
メモリセルが不良メモリセルの置換に用いられたか否か
を示す固定記憶素子を設け、この固定記憶素子の状態を
読み出すことによってこのメモリが冗長ビットを機能的
に用いたか否かを知る技術が提案されている。このよう
な技術は例えば米国特許第４，４８０，１９９号明細書
に記示されている。しかしながら、メモリでは商品規格
上外部端子の数が例えばダイナミックメモリでは１６ピ
ンというように、制限されている。このため、上記提案
されている技術では電源端子と１つの外部端子との間に
固定記憶素子としてヒューズと電圧スイッチ素子を直列
に接続し、外部端子に通常の電源電圧以上の電圧を印加
して電圧スイッチ素子をオンにすることによってヒュー
ズの状態を外部端子から流入する電流の有無によって判
定するものである。このため判定時には電源電圧以上の
特別な電圧を必要とし、またこの特別な電圧のためこの
外部端子に接続される内部回路素子が損なわれたり、あ
るいは異常電流が生じたり、メモリの信頼性を低下させ
るという問題を有していた。
ップ内に収容される素子数がチップ面積の増大に伴い、
チップ内における欠陥の発生率が高くなってきている。
このため、チップ内に正規のメモリセルの他に予備のメ
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長ビ
ットに置換することにより不良ビットを救済するという
冗長ビットを有する半導体メモリが注目されている。こ
の様な冗長ビットによって救済された半導体メモリはあ
くまで不良ビットを内在させているために、これにより
半導体メモリの信頼度低下が懸念され、この様な冗長ビ
ットを有した半導体メモリの実用化が進まない一因とな
っている。冗長ビット使用の有無及び救済された不良ビ
ットの位置を予め知っておくことは冗長ビットによって
救済された半導体メモリの信頼度を検査する上できわめ
て有効である。しかし現在、冗長ビットによって救済し
たかどうかは製品を試験するだけでは判明しないし、そ
れを知るためにはその製品を開封し顕微鏡等で目視チェ
ックしなければならない。これはきわめて非効率的であ
り実用的手段とは言えない。このため、メモリ内に冗長
メモリセルが不良メモリセルの置換に用いられたか否か
を示す固定記憶素子を設け、この固定記憶素子の状態を
読み出すことによってこのメモリが冗長ビットを機能的
に用いたか否かを知る技術が提案されている。このよう
な技術は例えば米国特許第４，４８０，１９９号明細書
に記示されている。しかしながら、メモリでは商品規格
上外部端子の数が例えばダイナミックメモリでは１６ピ
ンというように、制限されている。このため、上記提案
されている技術では電源端子と１つの外部端子との間に
固定記憶素子としてヒューズと電圧スイッチ素子を直列
に接続し、外部端子に通常の電源電圧以上の電圧を印加
して電圧スイッチ素子をオンにすることによってヒュー
ズの状態を外部端子から流入する電流の有無によって判
定するものである。このため判定時には電源電圧以上の
特別な電圧を必要とし、またこの特別な電圧のためこの
外部端子に接続される内部回路素子が損なわれたり、あ
るいは異常電流が生じたり、メモリの信頼性を低下させ
るという問題を有していた。
第５図は従来の冗長ビットの使用検出の回路ＤＴを示
す。回路ＤＴは、電源端子Ｖｃｃと内部回路ＣＢに接続
した外部端子ＥＸＴとの間に固定記憶素子としてのヒュ
ーズＦとダイオード接続されたＭＯＳトランジスタＱ
Ｔ１，ＱＴ２を直列にして構成される。冗長メモリセル
が正規のメモリセルアレイの不良メモリセルの機能的置
換に用いられている場合はヒューズＦを切断し、そうで
ない場合はヒューズＦを非切断とする。このヒューズの
切断はメモリのテスト後に行なわれる。通常の動作では
外部端子ＥＸＴの電圧はＶｃｃ−接地の範囲内であり、
トランジスタＱＴ１，ＱＴ２はオフとなり、ヒューズＦ
を外部端子ＥＸＴから電気的に分離する。このためヒュ
ーズＦは通常動作には全く影響を与えない。メモリが冗
長メモリセルを用いているか否かをチェックするとき
は、外部端子ＥＸＴに電源ＶｃｃよりもトランジスタＱ
Ｔ１，ＱＴ２の閾値の和よりも高い電圧を印加すること
によってトランジスタＱＴ１，ＱＴ２をオンとし、ヒュ
ーズＦの断，非断状態を端子ＥＸＴから端子Ｖｃｃに至
る電流の有無によって判定できる。しかしながらこの技
術によれば判定時に外部端子ＥＸＴに通常範囲上の高電
圧を印加しなければならず、操作が複雑である。また高
電圧の外部端子ＥＸＴへの印加によって内部回路ＣＢの
状態が通常の動作状態と異なり、異常電流が流れるとい
う場合も生じ、信頼性の高い方法ではなかった。
す。回路ＤＴは、電源端子Ｖｃｃと内部回路ＣＢに接続
した外部端子ＥＸＴとの間に固定記憶素子としてのヒュ
ーズＦとダイオード接続されたＭＯＳトランジスタＱ
Ｔ１，ＱＴ２を直列にして構成される。冗長メモリセル
が正規のメモリセルアレイの不良メモリセルの機能的置
換に用いられている場合はヒューズＦを切断し、そうで
ない場合はヒューズＦを非切断とする。このヒューズの
切断はメモリのテスト後に行なわれる。通常の動作では
外部端子ＥＸＴの電圧はＶｃｃ−接地の範囲内であり、
トランジスタＱＴ１，ＱＴ２はオフとなり、ヒューズＦ
を外部端子ＥＸＴから電気的に分離する。このためヒュ
ーズＦは通常動作には全く影響を与えない。メモリが冗
長メモリセルを用いているか否かをチェックするとき
は、外部端子ＥＸＴに電源ＶｃｃよりもトランジスタＱ
Ｔ１，ＱＴ２の閾値の和よりも高い電圧を印加すること
によってトランジスタＱＴ１，ＱＴ２をオンとし、ヒュ
ーズＦの断，非断状態を端子ＥＸＴから端子Ｖｃｃに至
る電流の有無によって判定できる。しかしながらこの技
術によれば判定時に外部端子ＥＸＴに通常範囲上の高電
圧を印加しなければならず、操作が複雑である。また高
電圧の外部端子ＥＸＴへの印加によって内部回路ＣＢの
状態が通常の動作状態と異なり、異常電流が流れるとい
う場合も生じ、信頼性の高い方法ではなかった。
本発明の目的は冗長ビットを有したＭＯＳメモリ回路に
おいて冗長ビット使用の有無，さらに救済された不良ビ
ットの位置を電気的に検出する改良された手段を提供す
ることにある。
おいて冗長ビット使用の有無，さらに救済された不良ビ
ットの位置を電気的に検出する改良された手段を提供す
ることにある。
本発明による冗長ビットを有したメモリ回路は外部信号
に応答して冗長ビットが使用された場合とされない場合
で電源の消費電流に差を生ぜしめる検出手段を備えたこ
とを特徴とする。
に応答して冗長ビットが使用された場合とされない場合
で電源の消費電流に差を生ぜしめる検出手段を備えたこ
とを特徴とする。
上記検出手段はチップ選択信号もしくはそれと同期した
信号によって制御される第１のＭＯＳトランジスタとプ
ログラム可能な素子を含む回路の出力信号によって制御
される第２のＭＯＳトランジスタによって構成できる。
信号によって制御される第１のＭＯＳトランジスタとプ
ログラム可能な素子を含む回路の出力信号によって制御
される第２のＭＯＳトランジスタによって構成できる。
あるいは上記検出手段はチップ選択信号もしくはそれと
同期した信号によって制御される第１のＭＯＳトランジ
スタと冗長ビットの選択信号もしくはそれと同期した信
号によって制御される第２のＭＯＳトランジスタから構
成される。
同期した信号によって制御される第１のＭＯＳトランジ
スタと冗長ビットの選択信号もしくはそれと同期した信
号によって制御される第２のＭＯＳトランジスタから構
成される。
あるいは前記冗長ビットの使用の有無を検出する手段が
第１及び第２の電源の間に縦続して接続されたチップ選
択信号もしくはそれと同期した信号によって制御される
第１のＭＯＳトランジスタとプログラム可能な素子を含
む回路の出力信号によって制御される第２のＭＯＳトラ
ンジスタと冗長ビットを指定するのに無関係な第１のア
ドレスにより制御される第３のＭＯＳトランジスタで構
成できる。
第１及び第２の電源の間に縦続して接続されたチップ選
択信号もしくはそれと同期した信号によって制御される
第１のＭＯＳトランジスタとプログラム可能な素子を含
む回路の出力信号によって制御される第２のＭＯＳトラ
ンジスタと冗長ビットを指定するのに無関係な第１のア
ドレスにより制御される第３のＭＯＳトランジスタで構
成できる。
本発明によれば冗長ビット使用の有無，または救済され
た不良ビットの位置をメモリの電源電流の変化によって
容易に知ることができる。また本発明では通常の電圧の
みを用いて検出を行なうことができるため、容易かつ信
頼性高く上記検出を行うことができる。
た不良ビットの位置をメモリの電源電流の変化によって
容易に知ることができる。また本発明では通常の電圧の
みを用いて検出を行なうことができるため、容易かつ信
頼性高く上記検出を行うことができる。
次に第１図を用いて冗長ビット使用の有無を検出する具
体的な実施例について説明する。
体的な実施例について説明する。
第１図において▲▼はチップ選択信号、１は信号φ
１を出力するチップ選択バッファ、２はポリシリヒュー
ズＲを含みそのポリシリヒューズが溶断されているかい
ないかでその出力φ２が一義的に決まるポリシリヒュー
ズラッチ回路、ＱＰ１，ＱＰ２はＰチャンネル型ＭＯＳ
トランジスタ（以下Ｐ−ｃｈトランジスタと称する）、
ＱＮ１，ＱＮ２，ＱＮ３はＮチャンネル型ＭＯＳトラン
ジスタ（以下Ｎ−ｃｈトランジスタと称する）である。
なお信号φ１をゲートとするＰ−ｃｈトランジスタＱ
Ｐ２と信号φ２をゲートとするＮ−ｃｈトランジスタＱ
Ｎ３は電源Ｖｃｃ及び接地電位をもつ電源ＧＮＤ間に縦
続接続されている。ポリシリヒューズラッチ回路２はポ
リシリヒューズＲとＮ−ｃｈトランジスタＱＮ１からな
るインバータとＰ−ｃｈトランジスタＱＰ１とＮ−ｃｈ
トランジスタＱＮ２からなるインバータが相互接続され
て構成される。冗長ビットを使用しない時はポリシリヒ
ューズは溶断されず、その場合２の出力φ２がＬＯＷと
なる様に予めＲを設定しておく。その場合Ｎ−ｃｈトラ
ンジスタＱＮ３はオフであり、チップがアクティブ状態
つまり▲▼＝ＬＯＷ（φ１＝ＬＯＷ）であっても電
流は流れない。一方冗長ビットを使用する時は予めポリ
シリヒューズは溶断され、信号φ２はＨｉｇｈとなりＮ
−ｃｈトランジスタＱＮ３はオンし、アクティブ状態で
はＰ−ｃｈトランジスタＱＰ２もオンであるから貫通電
流が流れる。この貫通電流が数１０μＡ程度になる様に
Ｐ−ｃｈトランジスタＱＰ２及びＮ−ｃｈトランジスタ
ＱＮ３のサイズを設定しておけば冗長ビット使用の有無
を十分検出できるはずである。
１を出力するチップ選択バッファ、２はポリシリヒュー
ズＲを含みそのポリシリヒューズが溶断されているかい
ないかでその出力φ２が一義的に決まるポリシリヒュー
ズラッチ回路、ＱＰ１，ＱＰ２はＰチャンネル型ＭＯＳ
トランジスタ（以下Ｐ−ｃｈトランジスタと称する）、
ＱＮ１，ＱＮ２，ＱＮ３はＮチャンネル型ＭＯＳトラン
ジスタ（以下Ｎ−ｃｈトランジスタと称する）である。
なお信号φ１をゲートとするＰ−ｃｈトランジスタＱ
Ｐ２と信号φ２をゲートとするＮ−ｃｈトランジスタＱ
Ｎ３は電源Ｖｃｃ及び接地電位をもつ電源ＧＮＤ間に縦
続接続されている。ポリシリヒューズラッチ回路２はポ
リシリヒューズＲとＮ−ｃｈトランジスタＱＮ１からな
るインバータとＰ−ｃｈトランジスタＱＰ１とＮ−ｃｈ
トランジスタＱＮ２からなるインバータが相互接続され
て構成される。冗長ビットを使用しない時はポリシリヒ
ューズは溶断されず、その場合２の出力φ２がＬＯＷと
なる様に予めＲを設定しておく。その場合Ｎ−ｃｈトラ
ンジスタＱＮ３はオフであり、チップがアクティブ状態
つまり▲▼＝ＬＯＷ（φ１＝ＬＯＷ）であっても電
流は流れない。一方冗長ビットを使用する時は予めポリ
シリヒューズは溶断され、信号φ２はＨｉｇｈとなりＮ
−ｃｈトランジスタＱＮ３はオンし、アクティブ状態で
はＰ−ｃｈトランジスタＱＰ２もオンであるから貫通電
流が流れる。この貫通電流が数１０μＡ程度になる様に
Ｐ−ｃｈトランジスタＱＰ２及びＮ−ｃｈトランジスタ
ＱＮ３のサイズを設定しておけば冗長ビット使用の有無
を十分検出できるはずである。
チップ選択信号▲▼がＨｉｇｈの時つまりスタンド
バイ状態においては信号φ１はＨｉｇｈとなりＰ−ｃｈ
トランジスタはオフし、冗長ビット使用の有無にかかわ
らず貫通電流は流れないのでスタンドバイ状態における
特性を損うことはない。
バイ状態においては信号φ１はＨｉｇｈとなりＰ−ｃｈ
トランジスタはオフし、冗長ビット使用の有無にかかわ
らず貫通電流は流れないのでスタンドバイ状態における
特性を損うことはない。
本発明による冗長ビット使用の有無の検出手段について
述べる。
述べる。
本発明は冗長ビットを使用している製品の選択時の電源
電流即ちアクティブ電流を使用していない製品にくらべ
て数倍多く流れる様に予めプログラム可能な抵抗素子た
とえば外部から溶断可能な多結晶ポリシリコンで出来た
抵抗素子（以下ポリシリヒューズと称する）でプログラ
ムしておき、各製品のアクティブ電流を測定しその差で
冗長ビット使用の有無を検出しようとするものである。
この様に冗長ビットの使用の有無をアクティブ電流の差
によって検出するため、冗長ビットを使用している製品
の電流増加は避けられないので最小のアクティブ電流増
加で検出するのが望ましい。つまりアクティブ状態でか
つ入力端子に印加するレベルをある一定の同期で変化さ
せた場合の電流ＩＣＣＡ１とアクティブ状態でかつ入力
端子には一定のレベルが印加されていて内部回路も定常
状態になっている時の電流ＩＣＣＡ２である。
電流即ちアクティブ電流を使用していない製品にくらべ
て数倍多く流れる様に予めプログラム可能な抵抗素子た
とえば外部から溶断可能な多結晶ポリシリコンで出来た
抵抗素子（以下ポリシリヒューズと称する）でプログラ
ムしておき、各製品のアクティブ電流を測定しその差で
冗長ビット使用の有無を検出しようとするものである。
この様に冗長ビットの使用の有無をアクティブ電流の差
によって検出するため、冗長ビットを使用している製品
の電流増加は避けられないので最小のアクティブ電流増
加で検出するのが望ましい。つまりアクティブ状態でか
つ入力端子に印加するレベルをある一定の同期で変化さ
せた場合の電流ＩＣＣＡ１とアクティブ状態でかつ入力
端子には一定のレベルが印加されていて内部回路も定常
状態になっている時の電流ＩＣＣＡ２である。
通常ＩＣＣＡ１は内部回路における充電電流とＤＣ的に
流れる電流から成り数１０ｍＡである。一方ＩＣＣＡ２
はＴＴＬレベル（通常ＶＩＨの最小値2.0Ｖ，ＶＩＬの
最大値0.8Ｖである）が入力された場合数ｍＡでほとん
どが入力段に流れるＤＣ的な電流である。
流れる電流から成り数１０ｍＡである。一方ＩＣＣＡ２
はＴＴＬレベル（通常ＶＩＨの最小値2.0Ｖ，ＶＩＬの
最大値0.8Ｖである）が入力された場合数ｍＡでほとん
どが入力段に流れるＤＣ的な電流である。
しかしＭＯＳレベル（通常ＶＩＨ≧Ｖｃｃ−0.2Ｖ，Ｖ
ＩＬ≦0.2Ｖ）が入力された場合のＩＣＣＡ２は数μＡ
程度におさえることができる。そこで冗長ビットを使用
している製品にはＭＯＳレベルが入力された場合のＩ
ＣＣＡ２が数１０μＡ程度流れる様にプログラムしてお
けば、冗長ビットを使用していない製品は数μＡである
から冗長ビット使用の有無を十分に検出できる。
ＩＬ≦0.2Ｖ）が入力された場合のＩＣＣＡ２は数μＡ
程度におさえることができる。そこで冗長ビットを使用
している製品にはＭＯＳレベルが入力された場合のＩ
ＣＣＡ２が数１０μＡ程度流れる様にプログラムしてお
けば、冗長ビットを使用していない製品は数μＡである
から冗長ビット使用の有無を十分に検出できる。
この様に冗長ビット使用の有無をＭＯＳレベルが入力さ
れた場合のＩＣＣＡ２の差で検出することにより冗長ビ
ットを使用した製品のアクティブ電流の増加を最小にす
ることができる。
れた場合のＩＣＣＡ２の差で検出することにより冗長ビ
ットを使用した製品のアクティブ電流の増加を最小にす
ることができる。
次に第２図を用いて救済された欠陥ビットの位置つまり
番地を検出する具体的な実施例について説明する。
番地を検出する具体的な実施例について説明する。
第２図において、Ａｏ，Ａｉは入力アドレス、３はチッ
プ選択バッファ、４，５はアドレスバッファ、６，７は
正規のデコーダ、８は欠陥ビットの番地を登録するプロ
グラム回路、９は冗長デコーダ、ＷＬ０，ＷＬｎは正規
のワード線、ＷＬＲは冗長ワード線、１０，１１は正規
のメモリセル、１２は冗長ビット、ＱＰ３はチップ選択
バッフア３の出力信号φ３をゲートとするＰ−ｃｈトラ
ンジスタ、ＱＮ４は冗長ワードＷＬＲをゲートとするＮ
−ｃｈトランジスタである。なおＰ−ｃｈトランジスタ
ＱＰ３とＮ−ｃｈトランジスタＱＮ４は電源Ｖｃｃと接
地電位をもつ電源ＧＮＤの間に縦続接続されている。
プ選択バッファ、４，５はアドレスバッファ、６，７は
正規のデコーダ、８は欠陥ビットの番地を登録するプロ
グラム回路、９は冗長デコーダ、ＷＬ０，ＷＬｎは正規
のワード線、ＷＬＲは冗長ワード線、１０，１１は正規
のメモリセル、１２は冗長ビット、ＱＰ３はチップ選択
バッフア３の出力信号φ３をゲートとするＰ−ｃｈトラ
ンジスタ、ＱＮ４は冗長ワードＷＬＲをゲートとするＮ
−ｃｈトランジスタである。なおＰ−ｃｈトランジスタ
ＱＰ３とＮ−ｃｈトランジスタＱＮ４は電源Ｖｃｃと接
地電位をもつ電源ＧＮＤの間に縦続接続されている。
まずアクティブ状態（▲▼＝ＬＯＷ）で正規のメモ
リセル１０が選択された場合について考える。
リセル１０が選択された場合について考える。
ここで入力端子はアクティブ電流が最小となる様にＭＯ
Ｓレベルが印加されているものとする。チップ選択信号
▲▼に同期した信号φ３はＬＯＷとなりＰ−ｃｈト
ランジスタＱＰ３はオンするが正規のワード線ＷＬが選
択されてＨｉｇｈで冗長ワード線ＷＬＲはＬＯＷである
からＮ−ｃｈトランジスタＱＮはオフしている。したが
ってＰ−ｃｈトランジスタＱＰ３及びＮ−ｃｈトランジ
スタＱＮ４を貫通する電流はない。
Ｓレベルが印加されているものとする。チップ選択信号
▲▼に同期した信号φ３はＬＯＷとなりＰ−ｃｈト
ランジスタＱＰ３はオンするが正規のワード線ＷＬが選
択されてＨｉｇｈで冗長ワード線ＷＬＲはＬＯＷである
からＮ−ｃｈトランジスタＱＮはオフしている。したが
ってＰ−ｃｈトランジスタＱＰ３及びＮ−ｃｈトランジ
スタＱＮ４を貫通する電流はない。
一方冗長ビット１２が選択され冗長ワード線ＷＬがＨｉ
ｇｈになるとＮ−ｃｈトランジスタＱＮ４はオンし、そ
の時Ｐ−ｃｈトランジスタＱＰ３もオンしているから電
源ＶｃｃからＧＮＤに向かって貫通電流が流れることに
なる。この様に欠陥ビットが救済されて冗長ビットに置
換された場合その冗長ビットが選択されるとこの貫通電
流分だけ電流が増加するから欠陥ビットの番地を知るこ
とができる。
ｇｈになるとＮ−ｃｈトランジスタＱＮ４はオンし、そ
の時Ｐ−ｃｈトランジスタＱＰ３もオンしているから電
源ＶｃｃからＧＮＤに向かって貫通電流が流れることに
なる。この様に欠陥ビットが救済されて冗長ビットに置
換された場合その冗長ビットが選択されるとこの貫通電
流分だけ電流が増加するから欠陥ビットの番地を知るこ
とができる。
本発明による冗長ビット使用の有無の検出手段の第２の
実施例を第３図に示し、救済された欠陥ビットの位置を
検出する手段の第２の実施例を第４図に示す。
実施例を第３図に示し、救済された欠陥ビットの位置を
検出する手段の第２の実施例を第４図に示す。
第１図と第３図との違いはＰ−ｃｈトランジスタＱＰ２
とＮ−ｃｈトランジスタＱＮ３との間に冗長ビットを指
定するのに無関係なアドレスＡｊのアドレスバッファの
正相の出力信号をゲートとするＮ−ｃｈトランジスタＱ
Ｎ５が挿入されているだけである。
とＮ−ｃｈトランジスタＱＮ３との間に冗長ビットを指
定するのに無関係なアドレスＡｊのアドレスバッファの
正相の出力信号をゲートとするＮ−ｃｈトランジスタＱ
Ｎ５が挿入されているだけである。
また第２図と第４図との違いはＰ−ｃｈトランジスタＱ
Ｐ３とＮ−ｃｈトランジスタＱＮ４との間に冗長ビット
を指定するのに無関係なアドレスＡｊのアドレスバッフ
ァの逆相の出力信号をゲートとするＮ−ｃｈトランジス
タＱＮ６が挿入されているだけである。
Ｐ３とＮ−ｃｈトランジスタＱＮ４との間に冗長ビット
を指定するのに無関係なアドレスＡｊのアドレスバッフ
ァの逆相の出力信号をゲートとするＮ−ｃｈトランジス
タＱＮ６が挿入されているだけである。
第１図と第２図の実施例では冗長ビットを使用している
ときそれぞれ電流Ｉ１が流れ、これら回路を同時に同一
メモリで使用すると欠陥ビットに番地が一致していると
さらにＩ１だけ増加した電流が流れ、トータルして２×
Ｉ１の電流が流れてしまう。
ときそれぞれ電流Ｉ１が流れ、これら回路を同時に同一
メモリで使用すると欠陥ビットに番地が一致していると
さらにＩ１だけ増加した電流が流れ、トータルして２×
Ｉ１の電流が流れてしまう。
第１図と第２図を改良したのが第３，４図であり、冗長
ビットを使用している場合アドレスＡｊをＨｉｇｈにし
て冗長ビットの使用の有無を検出し救済された欠陥ビッ
トの番地を知るときはアドレスＡｊをＬＯＷにして検出
する。したがって冗長ビットの使用の有無を検出した時
も、救済された欠陥ビットの番地を検出した時も電流は
一定であり余分な電流が流れることなく検出できる。
ビットを使用している場合アドレスＡｊをＨｉｇｈにし
て冗長ビットの使用の有無を検出し救済された欠陥ビッ
トの番地を知るときはアドレスＡｊをＬＯＷにして検出
する。したがって冗長ビットの使用の有無を検出した時
も、救済された欠陥ビットの番地を検出した時も電流は
一定であり余分な電流が流れることなく検出できる。
第６図に第３図の検出回路２０と第４図の検出回路３０
を同一のメモリチップ４０内にメモリアレイ１０ととも
に形成した例を示す。チップセレクト信号▲▼を受
けるバッファ１′は回路２０，３０に対して共用され、
アドレスＡｊを受けるアドレスバッファ１３の真出力Ａ
ｊは回路２０に、補出力▲▼は回路３０に与えられ
る。アレイ１０の冗長ワード線ＷＬＲは回路３０に入力
される。この回路ではＡｊが“１”の時、回路２０が、
Ａｊが“０”のとき、回路３０が動作する。
を同一のメモリチップ４０内にメモリアレイ１０ととも
に形成した例を示す。チップセレクト信号▲▼を受
けるバッファ１′は回路２０，３０に対して共用され、
アドレスＡｊを受けるアドレスバッファ１３の真出力Ａ
ｊは回路２０に、補出力▲▼は回路３０に与えられ
る。アレイ１０の冗長ワード線ＷＬＲは回路３０に入力
される。この回路ではＡｊが“１”の時、回路２０が、
Ａｊが“０”のとき、回路３０が動作する。
以上本発明によれば相補型ＭＯＳメモリ回路において入
力端子にＭＯＳレベルを印加することによりアクティブ
電流を最小にし、冗長ビット使用の有無もしくは欠陥ビ
ットの番地を電源の微少な電流変化で検出できることに
なる。
力端子にＭＯＳレベルを印加することによりアクティブ
電流を最小にし、冗長ビット使用の有無もしくは欠陥ビ
ットの番地を電源の微少な電流変化で検出できることに
なる。
第１図は冗長ビット使用の有無を検出する本発明の第１
の実施例であり、第２図は欠陥ビットの位置を検出する
本発明の第１実施例であり、第３図は冗長ビット使用の
有無を検出する本発明の第２の実施例であり、第４図は
欠陥ビットの位置を検出する本発明の第２の実施例であ
る。第３図，第４図，第６図はそれぞれ他の実施例を示
す図、第５図は従来の回路を示す図である。 ▲▼……チップ選択信号、Ａ０，Ａｉ……冗長ビッ
ト入力アドレス（冗長ビットを選択するのに関与す
る）、Ａｊ……入力アドス（冗長ビットを選択するのに
関与しない）、１，３……チップ選択バッファ、２……
ポリシリヒューズラッチ回路、４，５，１３……アドレ
スバッファ、６，７……正規のデコーダ、８……欠陥ビ
ットの番地登録回路、９……冗長デコーダ、１０，１１
……正規のメモリセル、１２……予備のメモリセル（冗
長ビット）、ＷＬ０，ＷＬｎ……正規のワード線、ＷＬ
Ｒ……冗長ワード線、φ１，φ３……チップ選択バッフ
ァの出力信号、φ２……ポリシリヒューズラッチ回路の
出力信号、ＱＰ１，ＱＰ２，ＱＰ３……Ｐチャンネル型
ＭＯＳトランジスタ、ＱＮ１，ＱＮ２，ＱＮ３，
ＱＮ４，ＱＮ５，ＱＮ６……Ｎチャンネル型ＭＯＳトラ
ンジスタ、Ｖｃｃ，ＧＮＤ……電源。
の実施例であり、第２図は欠陥ビットの位置を検出する
本発明の第１実施例であり、第３図は冗長ビット使用の
有無を検出する本発明の第２の実施例であり、第４図は
欠陥ビットの位置を検出する本発明の第２の実施例であ
る。第３図，第４図，第６図はそれぞれ他の実施例を示
す図、第５図は従来の回路を示す図である。 ▲▼……チップ選択信号、Ａ０，Ａｉ……冗長ビッ
ト入力アドレス（冗長ビットを選択するのに関与す
る）、Ａｊ……入力アドス（冗長ビットを選択するのに
関与しない）、１，３……チップ選択バッファ、２……
ポリシリヒューズラッチ回路、４，５，１３……アドレ
スバッファ、６，７……正規のデコーダ、８……欠陥ビ
ットの番地登録回路、９……冗長デコーダ、１０，１１
……正規のメモリセル、１２……予備のメモリセル（冗
長ビット）、ＷＬ０，ＷＬｎ……正規のワード線、ＷＬ
Ｒ……冗長ワード線、φ１，φ３……チップ選択バッフ
ァの出力信号、φ２……ポリシリヒューズラッチ回路の
出力信号、ＱＰ１，ＱＰ２，ＱＰ３……Ｐチャンネル型
ＭＯＳトランジスタ、ＱＮ１，ＱＮ２，ＱＮ３，
ＱＮ４，ＱＮ５，ＱＮ６……Ｎチャンネル型ＭＯＳトラ
ンジスタ、Ｖｃｃ，ＧＮＤ……電源。
Claims (2)
- 【請求項１】冗長ビットを有するメモリ回路において、
回路動作の実行に必要な外部制御信号がアクティブレベ
ルのときに導通する第１のＭＯＳトランジスタを第２の
ＭＯＳトランジスタとともに電源端子間に直列に接続
し、さらに前記冗長ビットの使用の有無に応じてその出
力信号のレベルが設定される回路を設け、この回路の出
力信号を前記第２のＭＯＳトランジスタに与えて、前記
回路に前記冗長ビットの使用有りの状態が設定されたと
きの前記出力信号のレベルにより前記第２のＭＯＳトラ
ンジスタを導通状態としたことを特徴とするメモリ回
路。 - 【請求項２】冗長ビットを有するメモリ回路において、
回路動作の実行に必要な外部制御信号がアクティブレベ
ルのときに導通する第１のＭＯＳトランジスタを第２の
ＭＯＳトランジスタとともに電源端子間に直列に接続
し、さらに前記冗長ビットを選択するための冗長選択手
段の出力を前記第２のＭＯＳトランジスタに供給する手
段を設け、前記冗長選択手段の出力がアクティブレベル
のときに前記第２のＭＯＳトランジスタを導通せしめる
ことを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5365185 | 1985-03-18 | ||
| JP60-53651 | 1985-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621199A JPS621199A (ja) | 1987-01-07 |
| JPH0638320B2 true JPH0638320B2 (ja) | 1994-05-18 |
Family
ID=12948778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061420A Expired - Lifetime JPH0638320B2 (ja) | 1985-03-18 | 1986-03-18 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4731759A (ja) |
| EP (1) | EP0195412B1 (ja) |
| JP (1) | JPH0638320B2 (ja) |
| DE (1) | DE3650034T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058480Y2 (ja) * | 1987-09-02 | 1993-03-03 | ||
| JPH01101646A (ja) * | 1987-10-15 | 1989-04-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示装置の製造方法 |
| JP2534735B2 (ja) * | 1987-10-29 | 1996-09-18 | 日本電気株式会社 | 救済番地検出回路 |
| JPH01159898A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 冗長回路を有する半導体メモリ |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| JPH0682807B2 (ja) * | 1988-09-12 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
| US4996670A (en) * | 1989-09-28 | 1991-02-26 | International Business Machines Corporation | Zero standby power, radiation hardened, memory redundancy circuit |
| JPH0670776B2 (ja) * | 1990-02-23 | 1994-09-07 | 株式会社東芝 | 半導体集積回路 |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
| JPS6051199B2 (ja) * | 1980-11-13 | 1985-11-12 | 富士通株式会社 | 半導体装置 |
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
| JPS58125846A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Ltd | Ｉｃメモリ |
| JPS60151899A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-03-18 US US06/840,826 patent/US4731759A/en not_active Expired - Lifetime
- 1986-03-18 EP EP86103658A patent/EP0195412B1/en not_active Expired - Lifetime
- 1986-03-18 DE DE3650034T patent/DE3650034T2/de not_active Expired - Fee Related
- 1986-03-18 JP JP61061420A patent/JPH0638320B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621199A (ja) | 1987-01-07 |
| US4731759A (en) | 1988-03-15 |
| EP0195412A2 (en) | 1986-09-24 |
| DE3650034D1 (de) | 1994-09-29 |
| EP0195412B1 (en) | 1994-08-24 |
| EP0195412A3 (en) | 1989-01-18 |
| DE3650034T2 (de) | 1995-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |