JPH0440868B2 - - Google Patents
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- Publication number
- JPH0440868B2 JPH0440868B2 JP60044319A JP4431985A JPH0440868B2 JP H0440868 B2 JPH0440868 B2 JP H0440868B2 JP 60044319 A JP60044319 A JP 60044319A JP 4431985 A JP4431985 A JP 4431985A JP H0440868 B2 JPH0440868 B2 JP H0440868B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- input terminal
- conductivity type
- region
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MISトランジスタ（絶縁ゲート型電
界効果トランジスタ）からなるMIS型半導体装置
の入力保護回路を改良したMIS型半導体装置に関
する。
界効果トランジスタ）からなるMIS型半導体装置
の入力保護回路を改良したMIS型半導体装置に関
する。
上記入力保護回路の一般的な例を第３図に、そ
のマスクパターンを第４図に示す。
のマスクパターンを第４図に示す。
第３図において、この従来例の入力保護回路
は、入力トランジスタTR0のゲートと入力端子１
１間に直列接続された保護抵抗R1，R2と、ゲー
トを入力端子１１にドレインを節点Ａにソースを
接地電位にそれぞれ接続された保護MISトランジ
スタTR1とから成つている。なおｒはTR1のオン
抵抗である。
は、入力トランジスタTR0のゲートと入力端子１
１間に直列接続された保護抵抗R1，R2と、ゲー
トを入力端子１１にドレインを節点Ａにソースを
接地電位にそれぞれ接続された保護MISトランジ
スタTR1とから成つている。なおｒはTR1のオン
抵抗である。
そして実際には第４図に示すように、保護抵抗
R1，R2は一端が入力端１１と半導体基板とは逆
導電型の入力端子取出し領域１８と接続され、他
端がコンタクト１６を介してAl配線にて入力ト
ランジスタTR0のゲートに接続された逆導電型半
導体領域１２ａ及び１２ｂとからなつている。そ
して逆導電型半導体領域１２ｂの一部分はAlか
らなる入力端子１１の下部になるように設けられ
る。一方、保護MISトランジスタは、前記入力端
子１１下の逆導電型半導体領域をドレイン領域、
入力端子１１をゲート電極として保護MISトラン
ジスタTR1のソース領域を構成する逆導電型半導
体領域１９とからなるいわゆる寄生MISトランジ
スタを用いる。そしてこの逆導電型半導体領域１
９はコンタクト１６を介してAl配線１７により
接地電位に接続される。また入力端子領域１８は
埋込みコンタクト１３を介してポリシリコン層１
４にさらにコンタクト１５を介して入力電極１１
に接続される。ここで、逆導電型半導体領域は不
純物拡散層やポリシリコン層で形成される。
R1，R2は一端が入力端１１と半導体基板とは逆
導電型の入力端子取出し領域１８と接続され、他
端がコンタクト１６を介してAl配線にて入力ト
ランジスタTR0のゲートに接続された逆導電型半
導体領域１２ａ及び１２ｂとからなつている。そ
して逆導電型半導体領域１２ｂの一部分はAlか
らなる入力端子１１の下部になるように設けられ
る。一方、保護MISトランジスタは、前記入力端
子１１下の逆導電型半導体領域をドレイン領域、
入力端子１１をゲート電極として保護MISトラン
ジスタTR1のソース領域を構成する逆導電型半導
体領域１９とからなるいわゆる寄生MISトランジ
スタを用いる。そしてこの逆導電型半導体領域１
９はコンタクト１６を介してAl配線１７により
接地電位に接続される。また入力端子領域１８は
埋込みコンタクト１３を介してポリシリコン層１
４にさらにコンタクト１５を介して入力電極１１
に接続される。ここで、逆導電型半導体領域は不
純物拡散層やポリシリコン層で形成される。
第４図において、入力端子１１に印加されたサ
ージ電圧は、抵抗R1を形成する逆導電型半導体
領域１２ａを通り、保護MISトランジスタTR1の
ドレインに加わり、TR1は既に導通状態になつて
いるために、節点Ａの電位は接地電位（0V）に
放電される。
ージ電圧は、抵抗R1を形成する逆導電型半導体
領域１２ａを通り、保護MISトランジスタTR1の
ドレインに加わり、TR1は既に導通状態になつて
いるために、節点Ａの電位は接地電位（0V）に
放電される。
しかしながら、実際には保護MISトランジスタ
のオン抵抗ｒが存在するため、印加された節点Ａ
の電位は抵抗R1とｒで抵抗分圧される。従つて、
逆導電型半導体領域１２ａによる抵抗R1の抵抗
値が小さく、保護MISトランジスタTR1のドレイ
ンに加わる電圧が大きい場合、つまり節点Ａの電
位が大きい場合、入力トランジスタTR0のゲート
電圧（節点Ｂの電位）が大きく、入力トランジス
タTR0のゲート酸化膜の破壊などを引き起こし、
信頼性上問題となつていた。又、サージ耐圧を上
げるために保護抵抗のパターンを変えることは、
寸法上制限を受け、自由に変更できないという問
題があつた。
のオン抵抗ｒが存在するため、印加された節点Ａ
の電位は抵抗R1とｒで抵抗分圧される。従つて、
逆導電型半導体領域１２ａによる抵抗R1の抵抗
値が小さく、保護MISトランジスタTR1のドレイ
ンに加わる電圧が大きい場合、つまり節点Ａの電
位が大きい場合、入力トランジスタTR0のゲート
電圧（節点Ｂの電位）が大きく、入力トランジス
タTR0のゲート酸化膜の破壊などを引き起こし、
信頼性上問題となつていた。又、サージ耐圧を上
げるために保護抵抗のパターンを変えることは、
寸法上制限を受け、自由に変更できないという問
題があつた。
本発明の目的は、上記問題点を解消することに
より、サージ耐圧に強いMIS型半導体装置を提供
することにある。
より、サージ耐圧に強いMIS型半導体装置を提供
することにある。
本発明のMIS型半導体装置は、一導電型の半導
体基板上に形成されたMIS型半導体装置におい
て、一端が入力端子に接続され他端が前記MIS型
半導体装置の入力トランジスタのゲートに接続さ
れかつその一部分が前記入力端子下になるように
設けられ保護抵抗を構成する第１の逆導電型半導
体領域と、前記入力端子下の前記第１の逆導電型
半導体領域をドレイン領域前記入力端子をゲート
電極として保護MISトランジスタのソース領域を
構成する第２の逆導電型半導体領域とを含み、前
記保護MISトランジスタのソース領域とドレイン
領域の間隔が一部分において前記入力端子の端部
よりも内部の方が漸次小さくなつていることから
なつている。
体基板上に形成されたMIS型半導体装置におい
て、一端が入力端子に接続され他端が前記MIS型
半導体装置の入力トランジスタのゲートに接続さ
れかつその一部分が前記入力端子下になるように
設けられ保護抵抗を構成する第１の逆導電型半導
体領域と、前記入力端子下の前記第１の逆導電型
半導体領域をドレイン領域前記入力端子をゲート
電極として保護MISトランジスタのソース領域を
構成する第２の逆導電型半導体領域とを含み、前
記保護MISトランジスタのソース領域とドレイン
領域の間隔が一部分において前記入力端子の端部
よりも内部の方が漸次小さくなつていることから
なつている。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の保護回路のマスク
パターンを示す平面図で、第４図に示す従来例に
対して本発明を適用したものである。
パターンを示す平面図で、第４図に示す従来例に
対して本発明を適用したものである。
本実施例は、第４図に示す従来例のマスクパタ
ーンにおいては、入力端子１１下にある逆導電型
半導体領域からなるドレイン領域と逆導電型半導
体領域１９からなるソース領域との間隔、すなわ
ち保護MISトランジスタのゲート長Ｌが一定なの
に対し、第１図に示すように、ドレイン領域に対
してソース領域の一部を一定の角度で傾斜させ、
Ｃ部分において、チヤネル長L′を入力端子１１の
端部よりも内部の方が漸次小さくなるようにした
ものである。
ーンにおいては、入力端子１１下にある逆導電型
半導体領域からなるドレイン領域と逆導電型半導
体領域１９からなるソース領域との間隔、すなわ
ち保護MISトランジスタのゲート長Ｌが一定なの
に対し、第１図に示すように、ドレイン領域に対
してソース領域の一部を一定の角度で傾斜させ、
Ｃ部分において、チヤネル長L′を入力端子１１の
端部よりも内部の方が漸次小さくなるようにした
ものである。
ところで、ここで使用している保護MISトラン
ジスタについてチヤネル長Ｌとしきい値電圧VT
の関係の一例を示すと第２図のように、チヤネル
Ｌが大になると共にしきり値電圧VTは急激に大
きくなる。
ジスタについてチヤネル長Ｌとしきい値電圧VT
の関係の一例を示すと第２図のように、チヤネル
Ｌが大になると共にしきり値電圧VTは急激に大
きくなる。
従つて、第１図の実施例においては、図のＣ部
分においてしきい値電圧が高くなる。今この状態
において、入力端子１１にサージ電圧が印加され
た場合、保護MISトランジスタの最初に導通する
領域はしきい値電圧の低いチヤネル長Ｌの領域で
あり、第３図に示す等価回路における節点Ａの位
置が、実質的に第１図に示す節点A′まで延びる
ことになる。
分においてしきい値電圧が高くなる。今この状態
において、入力端子１１にサージ電圧が印加され
た場合、保護MISトランジスタの最初に導通する
領域はしきい値電圧の低いチヤネル長Ｌの領域で
あり、第３図に示す等価回路における節点Ａの位
置が、実質的に第１図に示す節点A′まで延びる
ことになる。
この結果、逆導電型半導体領域２a′の抵抗を
R1′逆導電型半導体領域２b′の抵抗をR2′とする
と、第４図の従来例におけるそれぞれの抵抗R1、
R2との関係は、 R1〈R1′、R2〉R2′、R1＋R2＝R1′＋R2′とな
る。
R1′逆導電型半導体領域２b′の抵抗をR2′とする
と、第４図の従来例におけるそれぞれの抵抗R1、
R2との関係は、 R1〈R1′、R2〉R2′、R1＋R2＝R1′＋R2′とな
る。
従つて、本実施例によると、入力端子１１にサ
ージ電圧が印加された場合、サージ電圧は抵抗
R1′と保護MISトランジスタのオン抵抗ｒとに分
圧され、入力トランジスタのゲート酸化膜にかか
る電圧を緩和する。
ージ電圧が印加された場合、サージ電圧は抵抗
R1′と保護MISトランジスタのオン抵抗ｒとに分
圧され、入力トランジスタのゲート酸化膜にかか
る電圧を緩和する。
かくして、本実施例によると、保護抵抗の全体
の大きさを従来例と変えることなしにサージ耐圧
を上げることできる。
の大きさを従来例と変えることなしにサージ耐圧
を上げることできる。
以上、詳細説明したとおり、本発明によれば、
寄生MISトランジスタからなる保護MISトランジ
スタのドレイン領域である逆導電型半導体領域に
対してソース領域である逆導電型半導体領域の間
隔を一部分において、入力端子の端部から内部に
向つて漸次小さくして、保護MISトランジスタの
チヤネル長を大きくし、そのチヤネル長を大きく
した領域のしきい値電圧VTは上昇するため、入
力端子から保護MISトランジスタの最初に導通す
る領域までの逆導電型半導体層抵抗を（入力端子
と入力トランジスタ間に存在する逆導電型半導体
層抵抗を一定として）見かけ上増大することがで
きる。従つて、入力端子にサージ電圧が加わつた
場合、サージ電圧は入力端子から保護MISトラン
ジスタの最初に導通する領域までの逆導電型半導
体領域の抵抗と保護MISトランジスタのオン抵抗
とに分圧され、入力トランジスタのゲート酸化膜
にかかる電圧を緩和し、入力サージ耐圧に強い
MIS型半導体装置を得ることができる。
寄生MISトランジスタからなる保護MISトランジ
スタのドレイン領域である逆導電型半導体領域に
対してソース領域である逆導電型半導体領域の間
隔を一部分において、入力端子の端部から内部に
向つて漸次小さくして、保護MISトランジスタの
チヤネル長を大きくし、そのチヤネル長を大きく
した領域のしきい値電圧VTは上昇するため、入
力端子から保護MISトランジスタの最初に導通す
る領域までの逆導電型半導体層抵抗を（入力端子
と入力トランジスタ間に存在する逆導電型半導体
層抵抗を一定として）見かけ上増大することがで
きる。従つて、入力端子にサージ電圧が加わつた
場合、サージ電圧は入力端子から保護MISトラン
ジスタの最初に導通する領域までの逆導電型半導
体領域の抵抗と保護MISトランジスタのオン抵抗
とに分圧され、入力トランジスタのゲート酸化膜
にかかる電圧を緩和し、入力サージ耐圧に強い
MIS型半導体装置を得ることができる。
第１図は本発明の一実施例の入力保護回路のマ
スクパターンを示す平面図、第２図は保護MISト
ランジスタのチヤネル長としきい値電圧の関係を
示す特性図、第３図は一従来例の入力保護回路を
示す回路図、第４図はそのマスクパターンを示す
平面図である。 １１……入力端子、１２ａ，１２a′，１２ｂ，
１２b′……逆導電型半導体領域、１３……埋込み
コンタクト、１４……ポリシリコン層、１５，１
６……コンタクト、１７……Al配線、１８……
入力端子取出し領域、１９……逆導電型半導体領
域、Ａ，A′，Ｂ……節点、Ｌ，L′……チヤネル
長、R1，R1′，R2，R2′……保護抵抗、TR0……
入力トランジスタ、TR1……保護MISトランジス
タ、ｒ……保護MISトランジスタのオン抵抗。
スクパターンを示す平面図、第２図は保護MISト
ランジスタのチヤネル長としきい値電圧の関係を
示す特性図、第３図は一従来例の入力保護回路を
示す回路図、第４図はそのマスクパターンを示す
平面図である。 １１……入力端子、１２ａ，１２a′，１２ｂ，
１２b′……逆導電型半導体領域、１３……埋込み
コンタクト、１４……ポリシリコン層、１５，１
６……コンタクト、１７……Al配線、１８……
入力端子取出し領域、１９……逆導電型半導体領
域、Ａ，A′，Ｂ……節点、Ｌ，L′……チヤネル
長、R1，R1′，R2，R2′……保護抵抗、TR0……
入力トランジスタ、TR1……保護MISトランジス
タ、ｒ……保護MISトランジスタのオン抵抗。
Claims (1)
- １ 一導電型の半導体基板上に形成されたMIS型
半導体装置において、一端が入力端子に接続され
他端が前記MIS型半導体装置の入力トランジスタ
のゲートに接続されかつその一部分が前記入力端
子下になるように設けられ保護抵抗を構成する第
１の逆導電型半導体領域と、前記入力端子下の前
記第１の逆導電型半導体領域をドレイン領域前記
入力端子をゲート電極として保護MISトランジス
タのソース領域を構成する第２の逆導電型半導体
領域とを含み、前記保護MISトランジスタのソー
ス領域とドレイン領域の間隔が一部分において前
記入力端子の端部よりも内部の方が漸次小さくな
つていることを特徴とするMIS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044319A JPS61203680A (ja) | 1985-03-06 | 1985-03-06 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044319A JPS61203680A (ja) | 1985-03-06 | 1985-03-06 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61203680A JPS61203680A (ja) | 1986-09-09 |
| JPH0440868B2 true JPH0440868B2 (ja) | 1992-07-06 |
Family
ID=12688163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044319A Granted JPS61203680A (ja) | 1985-03-06 | 1985-03-06 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203680A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557980B2 (ja) * | 1989-05-26 | 1996-11-27 | 富士通株式会社 | 半導体入力保護装置 |
| CA2741033C (en) | 2008-10-20 | 2014-01-14 | Fujitec Co., Ltd. | Elevator safety device |
-
1985
- 1985-03-06 JP JP60044319A patent/JPS61203680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61203680A (ja) | 1986-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |