JPH0456469B2 - - Google Patents
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- JPH0456469B2 JPH0456469B2 JP57012309A JP1230982A JPH0456469B2 JP H0456469 B2 JPH0456469 B2 JP H0456469B2 JP 57012309 A JP57012309 A JP 57012309A JP 1230982 A JP1230982 A JP 1230982A JP H0456469 B2 JPH0456469 B2 JP H0456469B2
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- Japan
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- semiconductor layer
- input protection
- region
- protection resistor
- source
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特に絶縁基板上
の半導体層に設けられた入力保護回路を改良した
半導体装置に係わる。
の半導体層に設けられた入力保護回路を改良した
半導体装置に係わる。
（従来の技術）］
従来、絶縁基板（例えばサフアイア基板）上の
半導体層に設けられた入力保護回路は、第１図に
示すように入力保護抵抗R1、保護用電界効果ト
ランジスタ（以下単にトランジスタと略す）T1
およびキヤパシタC1から構成されている。
半導体層に設けられた入力保護回路は、第１図に
示すように入力保護抵抗R1、保護用電界効果ト
ランジスタ（以下単にトランジスタと略す）T1
およびキヤパシタC1から構成されている。
しかしながら、前記構成の入力保護回路におい
てトランジスタT1は絶縁基板上の半導体層に設
けられているため、そのチヤンネル基部はフロー
テイング状態になる。すなわち、前記トランジス
タのゲート電極はソース領域の端子に接続されて
いるため、前記ソランジスタは、通常OFF状態
になつているが、数Ｖ（例えば5V）の電圧が入力
端子I1に印加された程度でもチヤンネル基部がフ
ローテイング状態になるため、インパクト・アイ
オニゼーシヨン電流、いわゆるキンク現象による
電流が流れる。特に、半導体装置の微細化が進
み、トランジスタのチヤンネル長が短くなつた場
合には、シヨートチヤンネル効果を防ぐためにチ
ヤンネル基部の不純物濃度を高くする必要があ
る。かかる場合には、前記キンク現象はますます
顕著になる。したがつて、入力保護回路としては
その機能を果たすが、入力リーク電流が増大する
という問題がある。
てトランジスタT1は絶縁基板上の半導体層に設
けられているため、そのチヤンネル基部はフロー
テイング状態になる。すなわち、前記トランジス
タのゲート電極はソース領域の端子に接続されて
いるため、前記ソランジスタは、通常OFF状態
になつているが、数Ｖ（例えば5V）の電圧が入力
端子I1に印加された程度でもチヤンネル基部がフ
ローテイング状態になるため、インパクト・アイ
オニゼーシヨン電流、いわゆるキンク現象による
電流が流れる。特に、半導体装置の微細化が進
み、トランジスタのチヤンネル長が短くなつた場
合には、シヨートチヤンネル効果を防ぐためにチ
ヤンネル基部の不純物濃度を高くする必要があ
る。かかる場合には、前記キンク現象はますます
顕著になる。したがつて、入力保護回路としては
その機能を果たすが、入力リーク電流が増大する
という問題がある。
（発明が解決しようとする課題）
本発明は、入力保護機能を果たすことは勿論、
入力リーク電流の低減化が可能な入力保護回路を
備えた半導体装置を提供しようとするものであ
る。
入力リーク電流の低減化が可能な入力保護回路を
備えた半導体装置を提供しようとするものであ
る。
（課題を解決するための手段）
本願第１の発明は、絶縁基板上の半導体層に設
けられた入力保護抵抗と、前記半導体層に設けら
れ、前記入力保護抵抗に接続された電界効果トラ
ンジスタと、前記半導体層に設けられ、前記入力
保護抵抗に前記トランジスタに対して並列接続さ
れるように接続されたキヤパシタとからなる入力
保護回路を備えた半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられた、前記入力保護抵抗に接続されたドレ
イン領域と、前記半導体層に前記ドレイン領域と
電気的に分離して設けられたソース領域と、前記
ソース、ドレイン領域間を含む前記半導体層上に
ゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域とゲート電極に亘る領域にコンタ
クトホールを通して接続された金属配線と、前記
ソース領域から前記ゲート電極下のチヤンネル基
部にまで到達され、前記チヤンネル基部にソース
電位を与えるための前記配線の金属と前記ソース
領域の半導体層との共晶層とを有することを特徴
とする半導体装置である。
けられた入力保護抵抗と、前記半導体層に設けら
れ、前記入力保護抵抗に接続された電界効果トラ
ンジスタと、前記半導体層に設けられ、前記入力
保護抵抗に前記トランジスタに対して並列接続さ
れるように接続されたキヤパシタとからなる入力
保護回路を備えた半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられた、前記入力保護抵抗に接続されたドレ
イン領域と、前記半導体層に前記ドレイン領域と
電気的に分離して設けられたソース領域と、前記
ソース、ドレイン領域間を含む前記半導体層上に
ゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域とゲート電極に亘る領域にコンタ
クトホールを通して接続された金属配線と、前記
ソース領域から前記ゲート電極下のチヤンネル基
部にまで到達され、前記チヤンネル基部にソース
電位を与えるための前記配線の金属と前記ソース
領域の半導体層との共晶層とを有することを特徴
とする半導体装置である。
本願第２の発明は、絶縁基板上の半導体層に設
けられた入力保護抵抗と、前記半導体層に設けら
れ、前記入力保護抵抗に接続された電界効果トラ
ンジスタと、前記半導体層に設けられ、前記入力
保護抵抗に前記トランジスタに対して並列接続さ
れるように接続されたキヤパシタとからなる入力
保護回路を備えた半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられ、前記入力保護抵抗に接続されたドレイ
ン領域と、前記半導体層に前記ドレイン領域と電
気的に分離して設けられたソース領域と、前記ソ
ース、ドレイン領域間を含む前記半導体層上にゲ
ート絶縁膜を介して設けられたゲート電極と、前
記ソース領域の少なくとも一部に形成されたチヤ
ンネル基部と同一導電型の不純物領域と、前記不
純物領域、前記ソース領域およびゲート電極に亘
る領域にコンタクトホールを通して接続され、前
記チヤンネル基部にソース電位を与えるための金
属とを有することを特徴とする半導体装置であ
る。
けられた入力保護抵抗と、前記半導体層に設けら
れ、前記入力保護抵抗に接続された電界効果トラ
ンジスタと、前記半導体層に設けられ、前記入力
保護抵抗に前記トランジスタに対して並列接続さ
れるように接続されたキヤパシタとからなる入力
保護回路を備えた半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられ、前記入力保護抵抗に接続されたドレイ
ン領域と、前記半導体層に前記ドレイン領域と電
気的に分離して設けられたソース領域と、前記ソ
ース、ドレイン領域間を含む前記半導体層上にゲ
ート絶縁膜を介して設けられたゲート電極と、前
記ソース領域の少なくとも一部に形成されたチヤ
ンネル基部と同一導電型の不純物領域と、前記不
純物領域、前記ソース領域およびゲート電極に亘
る領域にコンタクトホールを通して接続され、前
記チヤンネル基部にソース電位を与えるための金
属とを有することを特徴とする半導体装置であ
る。
（作用）
本発明によれば、前記入力保護回路を構成する
前記トランジスタの前記チヤンネル基部にソース
電位を与えることによつて、前記チヤンネル基部
がフローテイング状態になるのを回避でき、ひい
てはキンク現象による入力リーク電流の発生を低
減することが可能となる。
前記トランジスタの前記チヤンネル基部にソース
電位を与えることによつて、前記チヤンネル基部
がフローテイング状態になるのを回避でき、ひい
てはキンク現象による入力リーク電流の発生を低
減することが可能となる。
（実施例）
以下、本発明の実施例を図面を参照して詳細に
説明する。
説明する。
実施例 １
第２図は、本発明の半導体装置に組み込まれた
入力保護回路の回路図である。第２図中のR2は、
後述する絶縁基板の半導体層（図示せず）表面に
形成された拡散層または多結晶シリコンからなる
入力保護抵抗である。C2は、前記半導体層に形
成され、前記入力保護抵抗R2に接続されるキヤ
パシタンスである。T2は、後述する島状半導体
層に設けられ、前記入力保護抵抗R2に前記キヤ
パシタンスC2に対して並列接続されるように接
続されたｎチヤンネルトランジスタであり、前記
トランジスタT2はチヤンネル基部が接地されて
いる。
入力保護回路の回路図である。第２図中のR2は、
後述する絶縁基板の半導体層（図示せず）表面に
形成された拡散層または多結晶シリコンからなる
入力保護抵抗である。C2は、前記半導体層に形
成され、前記入力保護抵抗R2に接続されるキヤ
パシタンスである。T2は、後述する島状半導体
層に設けられ、前記入力保護抵抗R2に前記キヤ
パシタンスC2に対して並列接続されるように接
続されたｎチヤンネルトランジスタであり、前記
トランジスタT2はチヤンネル基部が接地されて
いる。
前記トランジスタT2は、第３図ａ，ｂに示す
構造を有する。すなわち、図中の１は絶縁基板で
ある。前記絶縁基板１上には、フイールド酸化膜
（素子分離領域）２で分離された島状半導体層３
が設けられている。前記半導体層３には、互いに
電気的に分離されたn+型のソース、ドレイン領
域４，５が設けられている。前記ソース、ドレイ
ン領域４，５間のp-型チヤンネル基部６を含む
領域上には、ゲート酸化膜７を介して多結晶シリ
コンからなるゲート電極８が設けられている。な
お、前記ゲート電極８の右端側は拡大され、この
拡大部８ａ下にも前記チヤンネル基部６が延出し
ていると共に前記基部６と前記拡大部８ａの間に
も前記ゲート酸化膜７が介在されている。
構造を有する。すなわち、図中の１は絶縁基板で
ある。前記絶縁基板１上には、フイールド酸化膜
（素子分離領域）２で分離された島状半導体層３
が設けられている。前記半導体層３には、互いに
電気的に分離されたn+型のソース、ドレイン領
域４，５が設けられている。前記ソース、ドレイ
ン領域４，５間のp-型チヤンネル基部６を含む
領域上には、ゲート酸化膜７を介して多結晶シリ
コンからなるゲート電極８が設けられている。な
お、前記ゲート電極８の右端側は拡大され、この
拡大部８ａ下にも前記チヤンネル基部６が延出し
ていると共に前記基部６と前記拡大部８ａの間に
も前記ゲート酸化膜７が介在されている。
前記半導体層３および前記フイールド酸化膜２
上には、例えばSiO2からなる層間絶縁膜９が被
覆されている。前記層間絶縁膜９の前記ソース領
域４と前記ゲート電極８の拡大部８ａに亘る領域
には、コンタクトホール１０が開孔されている。
また、前記層間絶縁膜９の前記ドレイン領域５の
一部に対応する領域にもコンタクトホール１０′
が開孔されている。前記層間絶縁膜９上には、
Al配線１１が設けられている。前記Al配線１１
は、前記コンタクトホール１０を通して前記ソー
ス領域４とゲート電極８の拡大部８ａとに接続さ
れている。つまり、前記ソース領域４とゲート電
極８の拡大部８ａとは前記Al配線１１により相
互に接続されている。なお、前記層間絶縁膜９上
には前記ドレイン領域５とコンタクトホール１
０′を通して接続されるAl配線（図示せず）が設
けられている。前記Al配線は、前記入力保護抵
抗R2に接続されている。
上には、例えばSiO2からなる層間絶縁膜９が被
覆されている。前記層間絶縁膜９の前記ソース領
域４と前記ゲート電極８の拡大部８ａに亘る領域
には、コンタクトホール１０が開孔されている。
また、前記層間絶縁膜９の前記ドレイン領域５の
一部に対応する領域にもコンタクトホール１０′
が開孔されている。前記層間絶縁膜９上には、
Al配線１１が設けられている。前記Al配線１１
は、前記コンタクトホール１０を通して前記ソー
ス領域４とゲート電極８の拡大部８ａとに接続さ
れている。つまり、前記ソース領域４とゲート電
極８の拡大部８ａとは前記Al配線１１により相
互に接続されている。なお、前記層間絶縁膜９上
には前記ドレイン領域５とコンタクトホール１
０′を通して接続されるAl配線（図示せず）が設
けられている。前記Al配線は、前記入力保護抵
抗R2に接続されている。
前記Al配線１１と前記ソース領域４とは、シ
ンターを行うことによりAl−Si共晶層１２が形
成され、オーミツクコンタクトなされている。こ
こで、さらに前記n+型ソース領域４表面に生成
した前記Al−Si共晶が前記ゲート電極８の拡大
部８ａ下の前記p-型チヤンネル基部６にまで到
達するように前記シンターをコントロールするこ
とによつて、前記チヤンネル基部６が第３図ｂに
示すようにAl−Si共晶層１２を介して前記ソー
ス領域４側に接続される。
ンターを行うことによりAl−Si共晶層１２が形
成され、オーミツクコンタクトなされている。こ
こで、さらに前記n+型ソース領域４表面に生成
した前記Al−Si共晶が前記ゲート電極８の拡大
部８ａ下の前記p-型チヤンネル基部６にまで到
達するように前記シンターをコントロールするこ
とによつて、前記チヤンネル基部６が第３図ｂに
示すようにAl−Si共晶層１２を介して前記ソー
ス領域４側に接続される。
このような構成により、第２図図示の回路図に
おけるトランジスタT2のチヤンネル基部はn+型
ソース領域４表面のAl−Si共晶層１２が前記ゲ
ート電極８の拡大部８ａ下のp-型チヤンネル基
部６部分にまで到達されることによつてソースの
端子に接続され、前記チヤンネル基部６は所望の
電位（ソース電位）が与えられる。
おけるトランジスタT2のチヤンネル基部はn+型
ソース領域４表面のAl−Si共晶層１２が前記ゲ
ート電極８の拡大部８ａ下のp-型チヤンネル基
部６部分にまで到達されることによつてソースの
端子に接続され、前記チヤンネル基部６は所望の
電位（ソース電位）が与えられる。
したがつて、今、入力端子I2にサージ状の高い
電圧が印加されると、前記入力保護抵抗R2、キ
ヤパシタC2は平滑回路を形成しているため、前
記入力端子I2に与えられた立上がりの早い電圧は
出力端子O2に立上がりの穏やかなものとなつて
現われる。また、正の電位に対しては前記トラン
ジスタT2のドレインブレータダウンにより、負
の電位に対しては前記トランジスタT2がONにな
つて電流が流れ、その電流と入力保護抵抗R2と
による電圧降下により、それぞれ前記出力端子
O2には高い電圧が現われなくなる。その結果、
このような入力保護回路では入力保護機能を果た
す。
電圧が印加されると、前記入力保護抵抗R2、キ
ヤパシタC2は平滑回路を形成しているため、前
記入力端子I2に与えられた立上がりの早い電圧は
出力端子O2に立上がりの穏やかなものとなつて
現われる。また、正の電位に対しては前記トラン
ジスタT2のドレインブレータダウンにより、負
の電位に対しては前記トランジスタT2がONにな
つて電流が流れ、その電流と入力保護抵抗R2と
による電圧降下により、それぞれ前記出力端子
O2には高い電圧が現われなくなる。その結果、
このような入力保護回路では入力保護機能を果た
す。
一方、前記入力端子I2に通常の入力信号電位
（例えば5V）が印加された場合には、前記トラン
ジスタT2はプレークダウンしないために信号は
そのまま前記出力端子O2に現われる。この場合、
前記トランジスタT2のチヤンネル基部６は第３
図ａ，ｂで説明したようにAl−Si共晶層１２に
よつてn+型ソース領域４に接続され、所望のソ
ース電位が与えられる。つまり、前記チヤンネル
基部６は接地されれているため、前記チヤンネル
基部６で生じたインパクト・アイオニゼーシヨン
によるキヤリアは前記ソース領域４側に吸収され
るため、キンク現象は起こらず、入力リーク電流
の増大を防止できる。
（例えば5V）が印加された場合には、前記トラン
ジスタT2はプレークダウンしないために信号は
そのまま前記出力端子O2に現われる。この場合、
前記トランジスタT2のチヤンネル基部６は第３
図ａ，ｂで説明したようにAl−Si共晶層１２に
よつてn+型ソース領域４に接続され、所望のソ
ース電位が与えられる。つまり、前記チヤンネル
基部６は接地されれているため、前記チヤンネル
基部６で生じたインパクト・アイオニゼーシヨン
によるキヤリアは前記ソース領域４側に吸収され
るため、キンク現象は起こらず、入力リーク電流
の増大を防止できる。
また、第３図ａ，ｂに示すようにソース領域４
とゲート電極８の拡大部８ａに亘つてコンタクト
ホール１０を設け、前記ソース領域４とチヤンネ
ル基部６とをAl−Si共晶の拡散により形成され
たAl−Si共晶層１２で接続する構造にすること
によつて、特別のチヤンネル基部をゲート電極下
から引き出す必要がないため、トランジスタの面
積増大を招くことなく、チヤンネル基部６をソー
ス領域４と同電位にすることができる。
とゲート電極８の拡大部８ａに亘つてコンタクト
ホール１０を設け、前記ソース領域４とチヤンネ
ル基部６とをAl−Si共晶の拡散により形成され
たAl−Si共晶層１２で接続する構造にすること
によつて、特別のチヤンネル基部をゲート電極下
から引き出す必要がないため、トランジスタの面
積増大を招くことなく、チヤンネル基部６をソー
ス領域４と同電位にすることができる。
実施例 ２
第４図ａは、本実施例２における入力保護回路
を構成する電界効果トランジスタの平面図、同図
ｂは同図ａのＢ−Ｂ線に沿う断面図である。な
お、第４図ａ，ｂにおいて前述した第３図ａ，ｂ
と同様な部材は同符号を付して説明を省略する。
を構成する電界効果トランジスタの平面図、同図
ｂは同図ａのＢ−Ｂ線に沿う断面図である。な
お、第４図ａ，ｂにおいて前述した第３図ａ，ｂ
と同様な部材は同符号を付して説明を省略する。
前記トランジスタは、n+型ソース領域４内に
p+型基部取出し領域１３をp-型チヤンネル基部
６に接続するように設け、前記ソース領域４、基
部取り出し領域１３およびゲート電極８の拡大部
８ａに亘る層間絶縁膜９の領域にコンタクトホー
ル１０を開孔し、前記コンタクトホール１０を通
して前記ソース領域４、基部取出し領域１３およ
びゲート電極８の拡大部８ａに接続されるAl配
線１１を前記層間絶縁膜９に設けた構造になつて
いる。つまり、前記チヤンネル基部６は前記基部
取出し領域１３、コンタクトホール１０および
Al配線１１を通して前記ソース領域４に接続さ
れ、前記ソース領域４と同電位が与えられるよう
になつている。なお、前記層間絶縁膜９上にはド
レイン領域５とコンタクトホール１０′を通して
接続されるAl配線（図示せず）が設けられ、か
つ前記Al配線は第２図に示す入力保護回路の入
力保護抵抗R2に接続されている。
p+型基部取出し領域１３をp-型チヤンネル基部
６に接続するように設け、前記ソース領域４、基
部取り出し領域１３およびゲート電極８の拡大部
８ａに亘る層間絶縁膜９の領域にコンタクトホー
ル１０を開孔し、前記コンタクトホール１０を通
して前記ソース領域４、基部取出し領域１３およ
びゲート電極８の拡大部８ａに接続されるAl配
線１１を前記層間絶縁膜９に設けた構造になつて
いる。つまり、前記チヤンネル基部６は前記基部
取出し領域１３、コンタクトホール１０および
Al配線１１を通して前記ソース領域４に接続さ
れ、前記ソース領域４と同電位が与えられるよう
になつている。なお、前記層間絶縁膜９上にはド
レイン領域５とコンタクトホール１０′を通して
接続されるAl配線（図示せず）が設けられ、か
つ前記Al配線は第２図に示す入力保護回路の入
力保護抵抗R2に接続されている。
このような構成によれば、トランジスタ領域と
は別の箇所に基部取出し端子を特別に設ける必要
がないため、トランジスタの面積増大を招くこと
なく、チヤンネル基部６をソース領域４と同電位
にすることができる。
は別の箇所に基部取出し端子を特別に設ける必要
がないため、トランジスタの面積増大を招くこと
なく、チヤンネル基部６をソース領域４と同電位
にすることができる。
なお、前記実施例２においてソース領域４の一
部にp+型基部取出し領域１３を設けたが、ソー
ス領域４全体に設けてもよい。
部にp+型基部取出し領域１３を設けたが、ソー
ス領域４全体に設けてもよい。
また、前記実施例１、２ではトランジスタとし
てｎチヤンネルの場合について説明したが、ｐチ
ヤンネル相補型のトランジスタを用いても同様な
効果を有する。
てｎチヤンネルの場合について説明したが、ｐチ
ヤンネル相補型のトランジスタを用いても同様な
効果を有する。
（発明の効果）
以上詳述したように、本発明によれば入力保護
機能を果たすことは勿論、入力リーク電流の低減
化が可能な高性能の入力保護回路を備えた半導体
装置を提供できる。
機能を果たすことは勿論、入力リーク電流の低減
化が可能な高性能の入力保護回路を備えた半導体
装置を提供できる。
第１図は従来の絶縁基板上の半導体層に設けら
れた入力保護回路を示す回路図、第２図は本発明
の実施例１における入力保護回路を示す回路図、
第３図ａは第２図の入力保護回路を構成する電界
効果トランジスタを示す平面図、同図ｂは同図ａ
のＢ−Ｂ線に沿う断面図、第４図ａは本実施例２
における入力保護回路を構成する電界効果トラン
ジスタの平面図、同図ｂは同図ａのＢ−Ｂ線に沿
う断面図である。 １……絶縁基板、３……島状の半導体層、４…
…n+型ソース領域、５……n+型ドレイン領域、
６……p-型チヤンネル基部、８……ゲート電極、
８ａ……拡大部、１０，１０′……コンタクトホ
ール、１１……Al配線、１２……Al−Si共晶層、
１２′……p+型基部取出し領域。
れた入力保護回路を示す回路図、第２図は本発明
の実施例１における入力保護回路を示す回路図、
第３図ａは第２図の入力保護回路を構成する電界
効果トランジスタを示す平面図、同図ｂは同図ａ
のＢ−Ｂ線に沿う断面図、第４図ａは本実施例２
における入力保護回路を構成する電界効果トラン
ジスタの平面図、同図ｂは同図ａのＢ−Ｂ線に沿
う断面図である。 １……絶縁基板、３……島状の半導体層、４…
…n+型ソース領域、５……n+型ドレイン領域、
６……p-型チヤンネル基部、８……ゲート電極、
８ａ……拡大部、１０，１０′……コンタクトホ
ール、１１……Al配線、１２……Al−Si共晶層、
１２′……p+型基部取出し領域。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上の半導体層に設けられた入力保護
抵抗と、前記半導体層に設けられ、前記入力保護
抵抗に接続された電界効果トランジスタと、前記
半導体層に設けられ、前記入力保護抵抗に前記ト
ランジスタに対して並列接続されるように接続さ
れたキヤパシタとからなる入力保護回路を備えた
半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられ、前記入力保護抵抗に接続されたドレイ
ン領域と、前記半導体層に前記ドレイン領域と電
気的に分離して設けられたソース領域と、前記ソ
ース、ドレイン領域間を含む前記半導体層上にゲ
ート絶縁膜を介して設けられたゲート電極と、前
記ソース領域とゲート電極に亘る領域にコンタク
トホールを通して接続された金属配線と、前記ソ
ース領域から前記ゲート電極下のチヤンネル基部
にまで到達され、前記チヤンネル基部にソース電
位を与えるための前記配線の金属と前記ソース領
域の半導体層との共晶層とを有することを特徴と
する半導体装置。 ２ 絶縁基板上の半導体層に設けられた入力保護
抵抗と、前記半導体層に設けられ、前記入力保護
抵抗に接続された電界効果トランジスタと、前記
半導体層に設けられ、前記入力保護抵抗に前記ト
ランジスタに対して並列接続されるように接続さ
れたキヤパシタとからなる入力保護回路を備えた
半導体装置において、 前記電界効果トランジスタは、前記半導体層に
設けられ、前記入力保護抵抗に接続されたドレイ
ン領域と、前記半導体層に前記ドレイン領域と電
気的に分離して設けられたソース領域と、前記ソ
ース、ドレイン領域間を含む前記半導体層上にゲ
ート絶縁膜を介して設けられたゲート電極と、前
記ソース領域の少なくとも一部に形成されたチヤ
ンネル基部と同一導電型の不純物領域と、前記不
純物領域、前記ソース領域およびゲート電極に亘
る領域にコンタクトホールを通して接続され、前
記チヤンネル基部にソース電位を与えるための金
属配線とを有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012309A JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
| FR8222037A FR2520556B1 (fr) | 1982-01-28 | 1982-12-29 | Dispositif semi-conducteur forme sur un substrat isolant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012309A JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151062A JPS58151062A (ja) | 1983-09-08 |
| JPH0456469B2 true JPH0456469B2 (ja) | 1992-09-08 |
Family
ID=11801709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57012309A Granted JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS58151062A (ja) |
| FR (1) | FR2520556B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| GB2211989A (en) * | 1987-11-05 | 1989-07-12 | Marconi Electronic Devices | Field effect transistors |
| FR2648623B1 (fr) * | 1989-06-19 | 1994-07-08 | France Etat | Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication |
| FR2789519B1 (fr) * | 1999-02-05 | 2003-03-28 | Commissariat Energie Atomique | Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2284983A1 (fr) * | 1974-09-13 | 1976-04-09 | Commissariat Energie Atomique | Procede d'amelioration des caracteristiques des transistors m.o.s. sur support isolant et transistors obtenus par ledit procede |
| JPS5279786A (en) * | 1975-12-26 | 1977-07-05 | Fujitsu Ltd | Semiconductor memory device |
| JPS52144278A (en) * | 1976-05-27 | 1977-12-01 | Toshiba Corp | Circuit for protecting input with respect to mos integrated circuit |
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
| US4302765A (en) * | 1978-09-05 | 1981-11-24 | Rockwell International Corporation | Geometry for fabricating enhancement and depletion-type, pull-up field effect transistor devices |
-
1982
- 1982-01-28 JP JP57012309A patent/JPS58151062A/ja active Granted
- 1982-12-29 FR FR8222037A patent/FR2520556B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58151062A (ja) | 1983-09-08 |
| FR2520556A1 (fr) | 1983-07-29 |
| FR2520556B1 (fr) | 1986-04-25 |
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