JPH0441381B2 - - Google Patents
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- JPH0441381B2 JPH0441381B2 JP60012042A JP1204285A JPH0441381B2 JP H0441381 B2 JPH0441381 B2 JP H0441381B2 JP 60012042 A JP60012042 A JP 60012042A JP 1204285 A JP1204285 A JP 1204285A JP H0441381 B2 JPH0441381 B2 JP H0441381B2
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- channel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのデータ転送装置の
エラー処理制御に関し、エラー発生によるシステ
ムダウンをおこすことの少ないデータ転送装置に
利用される。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to error processing control of a data transfer device of an information processing system, and is applied to a data transfer device that is less prone to system downtime due to error occurrence.
本発明は、多数のチヤネルが接続されるデータ
転送装置において、
チヤネル集中制御部を複数化して、情報処理シ
ステムの規模の大小に対応する追加接続を可能に
するとともに、これをエラー制御に利用すること
により、
システム構築に際して、自由度があり、かつエ
ラー発生に対して柔軟に対応できるデータ転送装
置を提供するものである。
In a data transfer device to which a large number of channels are connected, the present invention provides a plurality of channel centralized control units to enable additional connections corresponding to the size of the information processing system, and utilizes this for error control. This provides a data transfer device that has flexibility in system construction and can flexibly respond to errors.
従来この種のデータ転送装置は、第２図に示す
ようにメモリアクセス制御部１およびマイクロプ
ログラム制御部２と複数のチヤネル４１〜４ｎと
が単一のチヤネル集中制御部３によって組合わさ
れて構成される。
Conventionally, this type of data transfer device is constructed by combining a memory access control section 1, a microprogram control section 2, and a plurality of channels 41 to 4n by a single channel centralized control section 3, as shown in FIG. Ru.
この場合チヤネル集中制御部３のエラー処理は
そのエラーが完全に一つのチヤネルハードウエア
に切り分けられる分はチヤネルエラーとし、その
他の共通部分はデータ転送装置のエラーとみなし
てシステムダウンとするのが普通であるが、この
切り分けは非常に難しく、チヤネルから上位のデ
ータのエラー検出程度しかできないのが実情であ
る。すなわちテヤネルエラーを含んだチヤネル集
中制御部内に発生したエラーの大多数は、データ
転送装置エラーとみなされるのでシステムダウン
する確率が大きくなる。 In this case, the error processing of the channel centralized control unit 3 usually treats the error that can be completely isolated to one channel hardware as a channel error, and treats other common parts as errors in the data transfer device and causes the system to go down. However, this separation is extremely difficult, and the reality is that it is only possible to detect errors in upper-level data from the channel. In other words, the majority of errors that occur in the channel centralized control unit, including channel errors, are considered to be data transfer device errors, increasing the probability that the system will go down.
近年周辺機器が多様化されるとともに、大型シ
ステムでは多チヤネル多デバイスのシステムが要
求されるが、チヤネル数を増加したことにより、
当然チヤネル集中制御部のハードウエア量は大き
くなり、データ転送装置全体のかなりの部分をし
めるようになつているので、単一のチヤネル集中
制御部を設けたデータ転送装置では、チヤネル集
中制御部のエラーによつてシステムダウンを引き
おこす確率がさらに増大する欠点があつた。
In recent years, with the diversification of peripheral devices, large-scale systems require multi-channel, multi-device systems.
Naturally, the amount of hardware in the channel centralized control section has become large and now occupies a considerable portion of the entire data transfer device, so in a data transfer device equipped with a single channel centralized control section, There was a drawback that the probability of system failure due to errors further increased.
本発明はこの欠点を解決するもので、チヤネル
の増設などシテム構築の自由度を上げるととも
に、エラー発生に対して有効に対応できるデータ
転送装置を提供することを目的とする。 The present invention is intended to solve this drawback, and aims to provide a data transfer device that increases the degree of freedom in system construction, such as adding channels, and can effectively deal with the occurrence of errors.
本発明は、メモリアクセス制御部とマイクロプ
ログラム制御部とチヤネル集中制御部と多数のチ
ヤネルとから構成されたデータ転送装置におい
て、上記チヤネル集中制御部は複数個設けられ、
それぞれのチヤネル集中制御部に対応して第一の
フリツプフロツプ回路であるコネクシヨンフリツ
プフロツプ回路とこのコネクシヨンフリツプフロ
ツプ回路の出力と上記チヤネル集中制御部の出力
パスとをゲートする論理積回路と、上記それぞれ
のチヤネル集中制御部にはエラー検出手段と、こ
のエラーを記憶する第二のフリツプフロツプ回路
であるエラーフリツプフロツプ回路とを備え、一
つのチヤネル集中制御部のエラー発生によつて、
上記対応するエラーフリツプフロツプ回路はセツ
トされ、対応するコネクシヨンフリツプフロツプ
回路をリセツトされることにより、このチヤネル
集中制御部のみを打切ることを特徴とする。
The present invention provides a data transfer device comprising a memory access control section, a microprogram control section, a channel centralized control section, and a large number of channels, in which a plurality of channel centralized control sections are provided,
A logical product gates a connection flip-flop circuit which is a first flip-flop circuit corresponding to each channel centralized control section, the output of this connection flip-flop circuit, and the output path of the channel centralized control section. The circuit and each of the above-mentioned channel centralized control sections are provided with an error detection means and an error flip-flop circuit which is a second flip-flop circuit for storing the error, so that when an error occurs in one channel centralized control section, Then,
The above-mentioned corresponding error flip-flop circuit is set, and the corresponding connection flip-flop circuit is reset, thereby discontinuing only this channel centralized control section.
いずれかのエラー検出回路で、そのチヤネル集
中制御部のエラーを検出すると、そのチヤネル集
中制御部に対応する第二のフリツプフロツプ回路
にその旨が記憶される。この第二のフリツプフロ
ツプ回路はそれぞれ対応する第一のフリツプフロ
ツプ回路を強制的にリセツトするので、データ転
送装置の上位装置には、エラー検出は直接伝送さ
れず、かつ有効にエラーのあるチヤネル集中制御
部を排除できる。
When any error detection circuit detects an error in the channel centralized control section, this fact is stored in the second flip-flop circuit corresponding to the channel centralized control section. Since each of the second flip-flop circuits forcibly resets the corresponding first flip-flop circuit, the error detection is not directly transmitted to the higher-level device of the data transfer device, and the error is effectively transmitted to the channel central control unit. can be eliminated.
本発明の実施例を図面によつて説明する。 Embodiments of the present invention will be described with reference to the drawings.
本発明の一実施例を示す第１図において、デー
タ転送装置は、メモリアクセス制御部１、マイク
ロプログラム制御部２、複数のチヤネル集中制御
部３１〜３ｉ、チヤネル４１１〜４ij、それぞれ
の集中制御部に付帯するエラー検出回路９１〜９
ｉ、チヤネル集中制御部に対応するコネクシヨン
フリツプフロツプ回路６１〜６ｉ、チヤネル集中
制御部からの出力パスと上記コネクシヨンフリツ
プフロツプ回路とのゲート回路７１〜７ｉ、エラ
ー検出回路９１〜９ｉにそれぞれ対応するエラー
フリツプフロツプ回路５１〜５ｉおよび接続パス
８０１〜８４ｉで構成される。 In FIG. 1 showing an embodiment of the present invention, a data transfer device includes a memory access control section 1, a microprogram control section 2, a plurality of channel centralized control sections 31 to 3i, channels 411 to 4ij, and respective centralized control sections. Error detection circuits 91 to 9 attached to
i, connection flip-flop circuits 61 to 6i corresponding to the channel centralized control section, gate circuits 71 to 7i between the output path from the channel centralized control section and the connection flip-flop circuit, and error detection circuits 91 to 7i; The error flip-flop circuits 51 to 5i and connection paths 801 to 84i respectively correspond to the error flip-flop circuits 9i to 9i.
ここで本発明の特徴とするところは、それぞれ
エラー検出回路９１〜９ｉを含む複数個のチヤネ
ル集中制御部３１〜３ｉ、このエラー検出回路に
それぞれ対応して、その出力を記憶するエラーフ
リツプフロツプ回路５１〜５ｉ、この出力により
リセツトされてそれぞれのチヤネル集中制御部か
らの出力パスをゲート回路７１〜７ｉによつてメ
モリアクセス部１やマイクロプログラム制御部２
に伝達されないようにするコネクシヨンフリツプ
フロツプ回路６１〜６ｉを設けたことにある。 Here, the features of the present invention include a plurality of channel centralized control units 31 to 3i each including error detection circuits 91 to 9i, and an error flip-flop that stores the output of each error detection circuit. The input circuits 51 to 5i are reset by this output, and the output paths from the respective channel centralized control units are connected to the memory access unit 1 and the microprogram control unit 2 by gate circuits 71 to 7i.
The reason for this is that connection flip-flop circuits 61 to 6i are provided to prevent the signal from being transmitted.
マイクロプログラム制御部２にマイクロプログ
ラムがロードされると、このマイクロプログラム
はデータ転送装置の構成情報を図外の中央処理装
置へとりに行く。本例ではｉ×ｊのチヤネルがす
べてつながつているのでマイクロプログラムはコ
ネクシヨンフリツプフロツプ回路６１〜６ｉすべ
てに接続パス８０１を使つて「１」を設定し、メ
モリアクセス制御部１、およびマイクロプログラ
ム制御部２からみて、チヤネル集中制御部３１〜
３ｉはすべて動作可能にされ、データ転送処理を
開始する。この時のエラーフリツプフロツプ回路
５１〜５ｉの初期値はすべて「０」となつてい
る。 When a microprogram is loaded into the microprogram control unit 2, the microprogram goes to a central processing unit (not shown) to retrieve configuration information of the data transfer device. In this example, all i x j channels are connected, so the microprogram sets "1" to all connection flip-flop circuits 61 to 6i using the connection path 801, and connects the memory access control unit 1 and the microprogram. From the perspective of the program control unit 2, the channel centralized control unit 31~
3i are all enabled and begin the data transfer process. At this time, the initial values of the error flip-flop circuits 51 to 5i are all "0".
データ転送処理中に例えばチヤネル集中制御部
３２にエラーが発生し、エラー検出回路９２で検
出されたとすると、この出力は接続パス８３２を
介してエラーフリツプフロツプ回路５２をセツト
する。このエラーフリツプフロツプ回路がセツト
されると対応したコネクシヨンフリツプフロツプ
６２がリセツトされるので、チヤネル集中制御部
３２の出力パスはゲート回路７２においてすべて
ゲートされ、メモリアクセス制御部１やマイクロ
プログラム制御部２に信号が伝わることはない。
または他の正常なチヤネル集中制御部３１，３３
〜３ｉでは従来通りの転送を継続することができ
る。 If, for example, an error occurs in the channel centralized control unit 32 during data transfer processing and is detected by the error detection circuit 92, this output sets the error flip-flop circuit 52 via the connection path 832. When this error flip-flop circuit is set, the corresponding connection flip-flop 62 is reset, so all output paths of the channel centralized control section 32 are gated in the gate circuit 72, and the memory access control section 1 and No signal is transmitted to the microprogram control section 2.
or other normal channel centralized control units 31, 33
~3i, the conventional transfer can be continued.
もしチヤネル集中制御部のエラーが続発してチ
ヤネル集中制御部３２に引続づき、チヤネル集中
制御部３１にエラーが発生しても、上記と同様に
してチヤネル集中制御部３１が切離されるだけで
ある。さらにつぎつきチヤネル集中制御部がエラ
ーして行き、最後のチヤネル集中制御部がエラー
した時にはこのデータ転送装置のエラーとなつて
システムダウンをおこすことになるが、単一のチ
ヤネル集中制御部を有するものに比してその確率
は非常に小さい。 If an error occurs in the channel centralized control section one after another and continues to the channel centralized control section 32, and an error occurs in the channel centralized control section 31, the channel centralized control section 31 is simply disconnected in the same manner as above. . Furthermore, successive channel centralized control units will have errors, and when the last channel centralized control unit has an error, this data transfer device will have an error and the system will go down, but it has a single channel centralized control unit. The probability of that happening is extremely small.
本発明は以上説明したように、データ転送装置
内にチヤネル集中制御部を複数設け、それぞれに
対応するエラーフリツプフロツプ回路およびコネ
クシヨンフリツプフロツプ回路とを備えることに
よりシステム構築の自由度を増大させるととも
に、エラーの発生したチヤネル集中制御部を切り
はなすので、信頼性の高いデータ転送装置を提供
できる効果がある。
As explained above, the present invention provides a high degree of freedom in system construction by providing a plurality of channel centralized control units in a data transfer device and providing corresponding error flip-flop circuits and connection flip-flop circuits. In addition, since the channel centralized control section in which the error has occurred is disconnected, it is possible to provide a highly reliable data transfer device.
第１図は本発明の一実施例のブロツク構成図。
第２図は従来例装置のブロツク構成図。
１……メモリアクセス制御部、２……マイクロ
プログラム制御部、３……チヤネル集中制御部、
４１〜４ｎ，４１１〜４１ｊ，４２１〜４２ｊ，
４ｉ１〜４ij……チヤネル、５１〜５ｉ……エラ
ーフリツプフロツプ回路、６１〜６ｉ……コネク
シヨンフリツプフロツプ回路、７１〜７ｉ……ゲ
ート回路、９１〜９ｉ……エラー検出回路、８０
１，８１１〜８１ｉ，８２１〜８２ｉ，８３１〜
８３ｉ，８４１〜８４ｉ……接続パス。
FIG. 1 is a block diagram of an embodiment of the present invention.
FIG. 2 is a block diagram of a conventional device. 1...Memory access control unit, 2...Microprogram control unit, 3...Channel centralized control unit,
41-4n, 411-41j, 421-42j,
4i1-4ij...channel, 51-5i...error flip-flop circuit, 61-6i...connection flip-flop circuit, 71-7i...gate circuit, 91-9i...error detection circuit, 80
1,811~81i, 821~82i, 831~
83i, 841-84i... Connection path.
Claims (1)
チヤネルと上位装置との間に接続され、このチヤ
ネルを集中制御するチヤネル集中制御部と、 このチヤネル集中制御部に制御されたマイクロ
プログラム制御部およびメモリアクセス制御部と を含むデータ転送装置において、 上記チヤネル集中制御部はそれぞれ小数のチヤ
ネルが接続されたもので構成され、 各チヤネル集中制御部にはそれぞれエラー検出
手段を備え、 それぞれチヤネル集中制御部に対応する数の第
一のフリツプフロップ回路と、 上記エラー検出手段の出力がそれぞれ設定され
る第二のフリツプフロップ回路と を設け、 上記第一のフリツプフロツプ回路は、上記チヤ
ネル集中制御部の実装の有無に従う論理値をと
り、上記第二のフリツプフロツプ回路にエラー検
出手段の出力が設定されたときには強制的に実装
のない論理値に設定される構成であり、 各チヤネル集中制御部と上記メモリアクセス制
御部および上記マイクロプログラム制御部との通
路に、上記第一のフリツプフロツプ回路の論理値
により制御されるゲート回路を備えた ことを特徴とするデータ転送装置。[Claims] 1. A channel centralized control unit that is connected between a plurality of channels to which input/output devices are connected and a host device and centrally controls the channels; and a microcontroller controlled by the channel centralized control unit. In a data transfer device including a program control unit and a memory access control unit, each of the channel centralized control units is configured with a small number of channels connected to each other, each channel centralized control unit is provided with an error detection means, and each A number of first flip-flop circuits corresponding to the number of channel centralized control sections and a second flip-flop circuit to which the outputs of the error detection means are respectively set are provided, and the first flip-flop circuits are connected to the channel centralized control section. It takes a logic value depending on whether or not it is mounted, and when the output of the error detection means is set to the second flip-flop circuit, it is forcibly set to a logic value that is not mounted. A data transfer device characterized in that a gate circuit controlled by the logic value of the first flip-flop circuit is provided in a path between the access control section and the microprogram control section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012042A JPS61170849A (en) | 1985-01-24 | 1985-01-24 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012042A JPS61170849A (en) | 1985-01-24 | 1985-01-24 | Data transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170849A JPS61170849A (en) | 1986-08-01 |
| JPH0441381B2 true JPH0441381B2 (en) | 1992-07-08 |
Family
ID=11794537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012042A Granted JPS61170849A (en) | 1985-01-24 | 1985-01-24 | Data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170849A (en) |
-
1985
- 1985-01-24 JP JP60012042A patent/JPS61170849A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170849A (en) | 1986-08-01 |
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