JPH0441381B2 - - Google Patents
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- Publication number
- JPH0441381B2 JPH0441381B2 JP60012042A JP1204285A JPH0441381B2 JP H0441381 B2 JPH0441381 B2 JP H0441381B2 JP 60012042 A JP60012042 A JP 60012042A JP 1204285 A JP1204285 A JP 1204285A JP H0441381 B2 JPH0441381 B2 JP H0441381B2
- Authority
- JP
- Japan
- Prior art keywords
- centralized control
- flip
- channel
- control unit
- control section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのデータ転送装置の
エラー処理制御に関し、エラー発生によるシステ
ムダウンをおこすことの少ないデータ転送装置に
利用される。
エラー処理制御に関し、エラー発生によるシステ
ムダウンをおこすことの少ないデータ転送装置に
利用される。
本発明は、多数のチヤネルが接続されるデータ
転送装置において、 チヤネル集中制御部を複数化して、情報処理シ
ステムの規模の大小に対応する追加接続を可能に
するとともに、これをエラー制御に利用すること
により、 システム構築に際して、自由度があり、かつエ
ラー発生に対して柔軟に対応できるデータ転送装
置を提供するものである。
転送装置において、 チヤネル集中制御部を複数化して、情報処理シ
ステムの規模の大小に対応する追加接続を可能に
するとともに、これをエラー制御に利用すること
により、 システム構築に際して、自由度があり、かつエ
ラー発生に対して柔軟に対応できるデータ転送装
置を提供するものである。
従来この種のデータ転送装置は、第２図に示す
ようにメモリアクセス制御部１およびマイクロプ
ログラム制御部２と複数のチヤネル４１〜４ｎと
が単一のチヤネル集中制御部３によって組合わさ
れて構成される。
ようにメモリアクセス制御部１およびマイクロプ
ログラム制御部２と複数のチヤネル４１〜４ｎと
が単一のチヤネル集中制御部３によって組合わさ
れて構成される。
この場合チヤネル集中制御部３のエラー処理は
そのエラーが完全に一つのチヤネルハードウエア
に切り分けられる分はチヤネルエラーとし、その
他の共通部分はデータ転送装置のエラーとみなし
てシステムダウンとするのが普通であるが、この
切り分けは非常に難しく、チヤネルから上位のデ
ータのエラー検出程度しかできないのが実情であ
る。すなわちテヤネルエラーを含んだチヤネル集
中制御部内に発生したエラーの大多数は、データ
転送装置エラーとみなされるのでシステムダウン
する確率が大きくなる。
そのエラーが完全に一つのチヤネルハードウエア
に切り分けられる分はチヤネルエラーとし、その
他の共通部分はデータ転送装置のエラーとみなし
てシステムダウンとするのが普通であるが、この
切り分けは非常に難しく、チヤネルから上位のデ
ータのエラー検出程度しかできないのが実情であ
る。すなわちテヤネルエラーを含んだチヤネル集
中制御部内に発生したエラーの大多数は、データ
転送装置エラーとみなされるのでシステムダウン
する確率が大きくなる。
近年周辺機器が多様化されるとともに、大型シ
ステムでは多チヤネル多デバイスのシステムが要
求されるが、チヤネル数を増加したことにより、
当然チヤネル集中制御部のハードウエア量は大き
くなり、データ転送装置全体のかなりの部分をし
めるようになつているので、単一のチヤネル集中
制御部を設けたデータ転送装置では、チヤネル集
中制御部のエラーによつてシステムダウンを引き
おこす確率がさらに増大する欠点があつた。
ステムでは多チヤネル多デバイスのシステムが要
求されるが、チヤネル数を増加したことにより、
当然チヤネル集中制御部のハードウエア量は大き
くなり、データ転送装置全体のかなりの部分をし
めるようになつているので、単一のチヤネル集中
制御部を設けたデータ転送装置では、チヤネル集
中制御部のエラーによつてシステムダウンを引き
おこす確率がさらに増大する欠点があつた。
本発明はこの欠点を解決するもので、チヤネル
の増設などシテム構築の自由度を上げるととも
に、エラー発生に対して有効に対応できるデータ
転送装置を提供することを目的とする。
の増設などシテム構築の自由度を上げるととも
に、エラー発生に対して有効に対応できるデータ
転送装置を提供することを目的とする。
本発明は、メモリアクセス制御部とマイクロプ
ログラム制御部とチヤネル集中制御部と多数のチ
ヤネルとから構成されたデータ転送装置におい
て、上記チヤネル集中制御部は複数個設けられ、
それぞれのチヤネル集中制御部に対応して第一の
フリツプフロツプ回路であるコネクシヨンフリツ
プフロツプ回路とこのコネクシヨンフリツプフロ
ツプ回路の出力と上記チヤネル集中制御部の出力
パスとをゲートする論理積回路と、上記それぞれ
のチヤネル集中制御部にはエラー検出手段と、こ
のエラーを記憶する第二のフリツプフロツプ回路
であるエラーフリツプフロツプ回路とを備え、一
つのチヤネル集中制御部のエラー発生によつて、
上記対応するエラーフリツプフロツプ回路はセツ
トされ、対応するコネクシヨンフリツプフロツプ
回路をリセツトされることにより、このチヤネル
集中制御部のみを打切ることを特徴とする。
ログラム制御部とチヤネル集中制御部と多数のチ
ヤネルとから構成されたデータ転送装置におい
て、上記チヤネル集中制御部は複数個設けられ、
それぞれのチヤネル集中制御部に対応して第一の
フリツプフロツプ回路であるコネクシヨンフリツ
プフロツプ回路とこのコネクシヨンフリツプフロ
ツプ回路の出力と上記チヤネル集中制御部の出力
パスとをゲートする論理積回路と、上記それぞれ
のチヤネル集中制御部にはエラー検出手段と、こ
のエラーを記憶する第二のフリツプフロツプ回路
であるエラーフリツプフロツプ回路とを備え、一
つのチヤネル集中制御部のエラー発生によつて、
上記対応するエラーフリツプフロツプ回路はセツ
トされ、対応するコネクシヨンフリツプフロツプ
回路をリセツトされることにより、このチヤネル
集中制御部のみを打切ることを特徴とする。
いずれかのエラー検出回路で、そのチヤネル集
中制御部のエラーを検出すると、そのチヤネル集
中制御部に対応する第二のフリツプフロツプ回路
にその旨が記憶される。この第二のフリツプフロ
ツプ回路はそれぞれ対応する第一のフリツプフロ
ツプ回路を強制的にリセツトするので、データ転
送装置の上位装置には、エラー検出は直接伝送さ
れず、かつ有効にエラーのあるチヤネル集中制御
部を排除できる。
中制御部のエラーを検出すると、そのチヤネル集
中制御部に対応する第二のフリツプフロツプ回路
にその旨が記憶される。この第二のフリツプフロ
ツプ回路はそれぞれ対応する第一のフリツプフロ
ツプ回路を強制的にリセツトするので、データ転
送装置の上位装置には、エラー検出は直接伝送さ
れず、かつ有効にエラーのあるチヤネル集中制御
部を排除できる。
本発明の実施例を図面によつて説明する。
本発明の一実施例を示す第１図において、デー
タ転送装置は、メモリアクセス制御部１、マイク
ロプログラム制御部２、複数のチヤネル集中制御
部３１〜３ｉ、チヤネル４１１〜４ij、それぞれ
の集中制御部に付帯するエラー検出回路９１〜９
ｉ、チヤネル集中制御部に対応するコネクシヨン
フリツプフロツプ回路６１〜６ｉ、チヤネル集中
制御部からの出力パスと上記コネクシヨンフリツ
プフロツプ回路とのゲート回路７１〜７ｉ、エラ
ー検出回路９１〜９ｉにそれぞれ対応するエラー
フリツプフロツプ回路５１〜５ｉおよび接続パス
８０１〜８４ｉで構成される。
タ転送装置は、メモリアクセス制御部１、マイク
ロプログラム制御部２、複数のチヤネル集中制御
部３１〜３ｉ、チヤネル４１１〜４ij、それぞれ
の集中制御部に付帯するエラー検出回路９１〜９
ｉ、チヤネル集中制御部に対応するコネクシヨン
フリツプフロツプ回路６１〜６ｉ、チヤネル集中
制御部からの出力パスと上記コネクシヨンフリツ
プフロツプ回路とのゲート回路７１〜７ｉ、エラ
ー検出回路９１〜９ｉにそれぞれ対応するエラー
フリツプフロツプ回路５１〜５ｉおよび接続パス
８０１〜８４ｉで構成される。
ここで本発明の特徴とするところは、それぞれ
エラー検出回路９１〜９ｉを含む複数個のチヤネ
ル集中制御部３１〜３ｉ、このエラー検出回路に
それぞれ対応して、その出力を記憶するエラーフ
リツプフロツプ回路５１〜５ｉ、この出力により
リセツトされてそれぞれのチヤネル集中制御部か
らの出力パスをゲート回路７１〜７ｉによつてメ
モリアクセス部１やマイクロプログラム制御部２
に伝達されないようにするコネクシヨンフリツプ
フロツプ回路６１〜６ｉを設けたことにある。
エラー検出回路９１〜９ｉを含む複数個のチヤネ
ル集中制御部３１〜３ｉ、このエラー検出回路に
それぞれ対応して、その出力を記憶するエラーフ
リツプフロツプ回路５１〜５ｉ、この出力により
リセツトされてそれぞれのチヤネル集中制御部か
らの出力パスをゲート回路７１〜７ｉによつてメ
モリアクセス部１やマイクロプログラム制御部２
に伝達されないようにするコネクシヨンフリツプ
フロツプ回路６１〜６ｉを設けたことにある。
マイクロプログラム制御部２にマイクロプログ
ラムがロードされると、このマイクロプログラム
はデータ転送装置の構成情報を図外の中央処理装
置へとりに行く。本例ではｉ×ｊのチヤネルがす
べてつながつているのでマイクロプログラムはコ
ネクシヨンフリツプフロツプ回路６１〜６ｉすべ
てに接続パス８０１を使つて「１」を設定し、メ
モリアクセス制御部１、およびマイクロプログラ
ム制御部２からみて、チヤネル集中制御部３１〜
３ｉはすべて動作可能にされ、データ転送処理を
開始する。この時のエラーフリツプフロツプ回路
５１〜５ｉの初期値はすべて「０」となつてい
る。
ラムがロードされると、このマイクロプログラム
はデータ転送装置の構成情報を図外の中央処理装
置へとりに行く。本例ではｉ×ｊのチヤネルがす
べてつながつているのでマイクロプログラムはコ
ネクシヨンフリツプフロツプ回路６１〜６ｉすべ
てに接続パス８０１を使つて「１」を設定し、メ
モリアクセス制御部１、およびマイクロプログラ
ム制御部２からみて、チヤネル集中制御部３１〜
３ｉはすべて動作可能にされ、データ転送処理を
開始する。この時のエラーフリツプフロツプ回路
５１〜５ｉの初期値はすべて「０」となつてい
る。
データ転送処理中に例えばチヤネル集中制御部
３２にエラーが発生し、エラー検出回路９２で検
出されたとすると、この出力は接続パス８３２を
介してエラーフリツプフロツプ回路５２をセツト
する。このエラーフリツプフロツプ回路がセツト
されると対応したコネクシヨンフリツプフロツプ
６２がリセツトされるので、チヤネル集中制御部
３２の出力パスはゲート回路７２においてすべて
ゲートされ、メモリアクセス制御部１やマイクロ
プログラム制御部２に信号が伝わることはない。
または他の正常なチヤネル集中制御部３１，３３
〜３ｉでは従来通りの転送を継続することができ
る。
３２にエラーが発生し、エラー検出回路９２で検
出されたとすると、この出力は接続パス８３２を
介してエラーフリツプフロツプ回路５２をセツト
する。このエラーフリツプフロツプ回路がセツト
されると対応したコネクシヨンフリツプフロツプ
６２がリセツトされるので、チヤネル集中制御部
３２の出力パスはゲート回路７２においてすべて
ゲートされ、メモリアクセス制御部１やマイクロ
プログラム制御部２に信号が伝わることはない。
または他の正常なチヤネル集中制御部３１，３３
〜３ｉでは従来通りの転送を継続することができ
る。
もしチヤネル集中制御部のエラーが続発してチ
ヤネル集中制御部３２に引続づき、チヤネル集中
制御部３１にエラーが発生しても、上記と同様に
してチヤネル集中制御部３１が切離されるだけで
ある。さらにつぎつきチヤネル集中制御部がエラ
ーして行き、最後のチヤネル集中制御部がエラー
した時にはこのデータ転送装置のエラーとなつて
システムダウンをおこすことになるが、単一のチ
ヤネル集中制御部を有するものに比してその確率
は非常に小さい。
ヤネル集中制御部３２に引続づき、チヤネル集中
制御部３１にエラーが発生しても、上記と同様に
してチヤネル集中制御部３１が切離されるだけで
ある。さらにつぎつきチヤネル集中制御部がエラ
ーして行き、最後のチヤネル集中制御部がエラー
した時にはこのデータ転送装置のエラーとなつて
システムダウンをおこすことになるが、単一のチ
ヤネル集中制御部を有するものに比してその確率
は非常に小さい。
本発明は以上説明したように、データ転送装置
内にチヤネル集中制御部を複数設け、それぞれに
対応するエラーフリツプフロツプ回路およびコネ
クシヨンフリツプフロツプ回路とを備えることに
よりシステム構築の自由度を増大させるととも
に、エラーの発生したチヤネル集中制御部を切り
はなすので、信頼性の高いデータ転送装置を提供
できる効果がある。
内にチヤネル集中制御部を複数設け、それぞれに
対応するエラーフリツプフロツプ回路およびコネ
クシヨンフリツプフロツプ回路とを備えることに
よりシステム構築の自由度を増大させるととも
に、エラーの発生したチヤネル集中制御部を切り
はなすので、信頼性の高いデータ転送装置を提供
できる効果がある。
第１図は本発明の一実施例のブロツク構成図。
第２図は従来例装置のブロツク構成図。 １……メモリアクセス制御部、２……マイクロ
プログラム制御部、３……チヤネル集中制御部、
４１〜４ｎ，４１１〜４１ｊ，４２１〜４２ｊ，
４ｉ１〜４ij……チヤネル、５１〜５ｉ……エラ
ーフリツプフロツプ回路、６１〜６ｉ……コネク
シヨンフリツプフロツプ回路、７１〜７ｉ……ゲ
ート回路、９１〜９ｉ……エラー検出回路、８０
１，８１１〜８１ｉ，８２１〜８２ｉ，８３１〜
８３ｉ，８４１〜８４ｉ……接続パス。
第２図は従来例装置のブロツク構成図。 １……メモリアクセス制御部、２……マイクロ
プログラム制御部、３……チヤネル集中制御部、
４１〜４ｎ，４１１〜４１ｊ，４２１〜４２ｊ，
４ｉ１〜４ij……チヤネル、５１〜５ｉ……エラ
ーフリツプフロツプ回路、６１〜６ｉ……コネク
シヨンフリツプフロツプ回路、７１〜７ｉ……ゲ
ート回路、９１〜９ｉ……エラー検出回路、８０
１，８１１〜８１ｉ，８２１〜８２ｉ，８３１〜
８３ｉ，８４１〜８４ｉ……接続パス。
Claims (1)
- 【特許請求の範囲】 １ それぞれ入出力デバイスが接続される複数の
チヤネルと上位装置との間に接続され、このチヤ
ネルを集中制御するチヤネル集中制御部と、 このチヤネル集中制御部に制御されたマイクロ
プログラム制御部およびメモリアクセス制御部と を含むデータ転送装置において、 上記チヤネル集中制御部はそれぞれ小数のチヤ
ネルが接続されたもので構成され、 各チヤネル集中制御部にはそれぞれエラー検出
手段を備え、 それぞれチヤネル集中制御部に対応する数の第
一のフリツプフロップ回路と、 上記エラー検出手段の出力がそれぞれ設定され
る第二のフリツプフロップ回路と を設け、 上記第一のフリツプフロツプ回路は、上記チヤ
ネル集中制御部の実装の有無に従う論理値をと
り、上記第二のフリツプフロツプ回路にエラー検
出手段の出力が設定されたときには強制的に実装
のない論理値に設定される構成であり、 各チヤネル集中制御部と上記メモリアクセス制
御部および上記マイクロプログラム制御部との通
路に、上記第一のフリツプフロツプ回路の論理値
により制御されるゲート回路を備えた ことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012042A JPS61170849A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012042A JPS61170849A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170849A JPS61170849A (ja) | 1986-08-01 |
| JPH0441381B2 true JPH0441381B2 (ja) | 1992-07-08 |
Family
ID=11794537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012042A Granted JPS61170849A (ja) | 1985-01-24 | 1985-01-24 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170849A (ja) |
-
1985
- 1985-01-24 JP JP60012042A patent/JPS61170849A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170849A (ja) | 1986-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |