JPH0441499B2 - - Google Patents
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- JPH0441499B2 JPH0441499B2 JP60295008A JP29500885A JPH0441499B2 JP H0441499 B2 JPH0441499 B2 JP H0441499B2 JP 60295008 A JP60295008 A JP 60295008A JP 29500885 A JP29500885 A JP 29500885A JP H0441499 B2 JPH0441499 B2 JP H0441499B2
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- conductivity type
- metal electrode
- semiconductor substrate
- region
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にMIS型コンデ
ンサ素子を有する半導体集積回路装置の改良に係
る。
ンサ素子を有する半導体集積回路装置の改良に係
る。
第８図は、半導体集積回路装置中に設けられた
従来のMIS型（Metal−Insulator−
Semiconductor）コンデンサの断面構造を示して
いる。ここでMIS型コンデンサとは、金属電極層
と半導体電極層との間に、SiO2またはSi3N4等か
らなる薄い絶縁膜を介在させて構成された容量素
子である。
従来のMIS型（Metal−Insulator−
Semiconductor）コンデンサの断面構造を示して
いる。ここでMIS型コンデンサとは、金属電極層
と半導体電極層との間に、SiO2またはSi3N4等か
らなる薄い絶縁膜を介在させて構成された容量素
子である。
同図において、１はＰ型シリコン基板である。
該シリコン基板の図示しない領域には、集積回路
を構成するバイポーラトランジスタ等の種々の素
子が形成されている。また、シリコン基板１の表
面には、素子領域以外の部分を覆う厚いフイール
ド酸化膜２が形成されており、またコンデンサ領
域には薄い絶縁膜３を介して金属電極層４が形成
されている。この金属電極層４の近傍には、フイ
ールド酸化膜２に開孔されたコンタクトホールを
介して前記シリコン基板１にオーミツクコンタク
ト金属電極５が形成されている。この場合、Ｐ型
シリコン基板１および金属電極層４がコンデンサ
の電極板として機能すると共に、両者間に介在さ
れた薄い絶縁膜３が誘電体として機能する。
該シリコン基板の図示しない領域には、集積回路
を構成するバイポーラトランジスタ等の種々の素
子が形成されている。また、シリコン基板１の表
面には、素子領域以外の部分を覆う厚いフイール
ド酸化膜２が形成されており、またコンデンサ領
域には薄い絶縁膜３を介して金属電極層４が形成
されている。この金属電極層４の近傍には、フイ
ールド酸化膜２に開孔されたコンタクトホールを
介して前記シリコン基板１にオーミツクコンタク
ト金属電極５が形成されている。この場合、Ｐ型
シリコン基板１および金属電極層４がコンデンサ
の電極板として機能すると共に、両者間に介在さ
れた薄い絶縁膜３が誘電体として機能する。
第９図は、従来のMIS型コンデンサ素子の他の
例を示す断面図である。この例では、コンデンサ
を構造する半導体電極層として、フイールド酸化
膜２の上に形成された多結晶シリコン層６が用い
られている。そして、この多結晶シリコン層６の
表面を覆つて形成された薄い絶縁膜３′を介して、
コンデンサの金属電極層４が形成されている。な
お、薄い絶縁膜３′にはコンタクトホールが開孔
され、多結晶シリコン電極層６にオーミツクコン
タクトした金属電極５′が形成されている。
例を示す断面図である。この例では、コンデンサ
を構造する半導体電極層として、フイールド酸化
膜２の上に形成された多結晶シリコン層６が用い
られている。そして、この多結晶シリコン層６の
表面を覆つて形成された薄い絶縁膜３′を介して、
コンデンサの金属電極層４が形成されている。な
お、薄い絶縁膜３′にはコンタクトホールが開孔
され、多結晶シリコン電極層６にオーミツクコン
タクトした金属電極５′が形成されている。
上記第８図および第９図のコンデンサにおける
容量Ｃは、薄い絶縁膜３，３′を介在して両側の
電極が積層されている部分の面積Ａ、薄い絶縁膜
３，３′の膜厚ｔ、および該絶縁膜３，３′の誘電
率によつて決まる。そこで、大容量のコンデンサ
を形成する一つの手段として、絶縁膜３，３′の
膜厚ｔを薄くする方法が用いられている。
容量Ｃは、薄い絶縁膜３，３′を介在して両側の
電極が積層されている部分の面積Ａ、薄い絶縁膜
３，３′の膜厚ｔ、および該絶縁膜３，３′の誘電
率によつて決まる。そこで、大容量のコンデンサ
を形成する一つの手段として、絶縁膜３，３′の
膜厚ｔを薄くする方法が用いられている。
上記のように、従来のMIS型コンデンサでは絶
縁膜３，３′の膜厚ｔを薄くすることにより単位
面積当りの容量は増大するが、同時に絶縁膜の耐
圧は低下する。このため、例えば次の場合のよう
に種々の原因でコンデンサに高電圧が付加された
とき、絶縁破壊を生じて動作不能になる問題があ
つた。
縁膜３，３′の膜厚ｔを薄くすることにより単位
面積当りの容量は増大するが、同時に絶縁膜の耐
圧は低下する。このため、例えば次の場合のよう
に種々の原因でコンデンサに高電圧が付加された
とき、絶縁破壊を生じて動作不能になる問題があ
つた。
第一に、最近のドライエツチングを用いた製造
プロセスでは、製造工程中にコンデンサに対しそ
の耐圧を越える電圧が印加されることが多い。こ
の場合のコンデンサの絶縁破壊は、製造歩留を著
しく低下させることになる。特に、多層配線プロ
セスにおいて一層目の金属配線工程が終了した段
階でコンデンサが孤立してしまう場合には、コン
デンサの金属電極層がチヤージアツプされ易いか
ら、不良発生が一層顕著に現れる。
プロセスでは、製造工程中にコンデンサに対しそ
の耐圧を越える電圧が印加されることが多い。こ
の場合のコンデンサの絶縁破壊は、製造歩留を著
しく低下させることになる。特に、多層配線プロ
セスにおいて一層目の金属配線工程が終了した段
階でコンデンサが孤立してしまう場合には、コン
デンサの金属電極層がチヤージアツプされ易いか
ら、不良発生が一層顕著に現れる。
第二としては、ICの組立て工程中およびICの
使用中において、ピンを通して外部から印加され
るサージによりコンデンサがチヤージアツプさ
れ、絶縁破壊を起こす場合である。
使用中において、ピンを通して外部から印加され
るサージによりコンデンサがチヤージアツプさ
れ、絶縁破壊を起こす場合である。
本発明は上記事情に鑑みてなされたもので、半
導体集積回路装置の製造工程および使用時におい
て、装置内に形成されたMIS型コンデンサ素子に
絶縁破壊が生じるのを防止することを目的とす
る。
導体集積回路装置の製造工程および使用時におい
て、装置内に形成されたMIS型コンデンサ素子に
絶縁破壊が生じるのを防止することを目的とす
る。
本発明においては、集積回路装置内における
MIS型コンデンサ素子の両電極に対し、半導体基
板中に形成された保護用のダイオードを接続する
こととした。
MIS型コンデンサ素子の両電極に対し、半導体基
板中に形成された保護用のダイオードを接続する
こととした。
これにより、コンデンサの電極が過度にチヤー
ジアツプされたときには、前記保護用のダイオー
ドを通して半導体基板側にチヤージを逃がし、コ
ンデンサの絶縁破壊を防止することができる。
ジアツプされたときには、前記保護用のダイオー
ドを通して半導体基板側にチヤージを逃がし、コ
ンデンサの絶縁破壊を防止することができる。
第１図は、本発明の一実施例を示す断面図であ
る。同図において、１１はＰ型シリコン基板であ
る。該シリコン基板１１の上には、エピタキシヤ
ル成長されたＮ型シリコン層１２が形成されてい
る。該Ｎ型エピタキシヤル層１２の表面からは、
Ｐ型シリコン基板１１に達するP+型アイソレー
シヨン拡散層１３…が形成され、こりによつて各
素子領域が電気的に分離されている。コンデンサ
用の素子領域には、Ｎ型エピタキシヤル層１２と
Ｐ型シリコン基板１１との間にN+型埋込領域１
４が形成されている。そして、該埋込領域１４に
達するN+型拡散層１５が形成されている。一方、
ダイオード用の素子領域にはP+型領域１６が設
けられ、Ｎ型エピタキシヤル層１２との間にダイ
オードとして機能するPN接合が形成されてい
る。上記種々の不純物領域が形成されたエピタキ
シヤル層１２の表面は厚いフイールド酸化膜１７
で覆われているが、コンデンサ用の素子領域だけ
は膜厚の薄いSiO2膜１８を覆つてコンデンサの
金属電極層１９が形成され、該金属電極層１９は
金属配線２０を介して前記ダイオード素子を構成
するＰ型領域１６に接続されている。２１はN+
型拡散層１５にオーミツクコンタクトして設けら
れた金属電極である。なお、図示しない領域には
バイポーラトランジスタ等の他の素子が形成され
ている。
る。同図において、１１はＰ型シリコン基板であ
る。該シリコン基板１１の上には、エピタキシヤ
ル成長されたＮ型シリコン層１２が形成されてい
る。該Ｎ型エピタキシヤル層１２の表面からは、
Ｐ型シリコン基板１１に達するP+型アイソレー
シヨン拡散層１３…が形成され、こりによつて各
素子領域が電気的に分離されている。コンデンサ
用の素子領域には、Ｎ型エピタキシヤル層１２と
Ｐ型シリコン基板１１との間にN+型埋込領域１
４が形成されている。そして、該埋込領域１４に
達するN+型拡散層１５が形成されている。一方、
ダイオード用の素子領域にはP+型領域１６が設
けられ、Ｎ型エピタキシヤル層１２との間にダイ
オードとして機能するPN接合が形成されてい
る。上記種々の不純物領域が形成されたエピタキ
シヤル層１２の表面は厚いフイールド酸化膜１７
で覆われているが、コンデンサ用の素子領域だけ
は膜厚の薄いSiO2膜１８を覆つてコンデンサの
金属電極層１９が形成され、該金属電極層１９は
金属配線２０を介して前記ダイオード素子を構成
するＰ型領域１６に接続されている。２１はN+
型拡散層１５にオーミツクコンタクトして設けら
れた金属電極である。なお、図示しない領域には
バイポーラトランジスタ等の他の素子が形成され
ている。
上記実施例では、薄いSiO2膜１８下に形成さ
れたN+領域がMIS型コンデンサの半導体電極層
として機能し、従つて該N+拡散層１５、薄い
SiO2膜１８および金属電極層１９がMIS型コン
デンサ素子を構成している。そして、金属電極層
１９はＮ型エピタキシヤル層１２との間でダイオ
ードを構成するＰ型領域１６に接続され、且つ該
Ｎ型エピタキシヤル層はＰ型シリコン基板１１と
の間でダイオードを構成している。また、MIS型
コンデンサの半導体電極層、即ちN+型拡散層１
５は、Ｐ型シリコン基板１１との間でダイオード
を構成している。従つて、第１図の構造からなる
半導体装置は等価回路的に第２図で表わされる。
その結果、MISコンデンサの金属電極層１９に高
電圧が印加された場合には、配線２０を介して金
属電極層１９に接続されている直列且つ逆向きの
二つのダイオードを通して基板１１に電流が流れ
るから、金属電極層１９の過度のチヤージアツプ
が回避され、絶縁破壊が防止される。しかも、金
属電極層１９に接続されている二つのダイオード
が直列且つ逆向きであるから、金属電極層１９に
印加される電圧が＋でも−でも同様の保護作用が
得られる。即ち、何れの場合にも、二つのダイオ
ードの内で逆バイアスになつている方がブレーク
ダウンして電流が流れることになる。
れたN+領域がMIS型コンデンサの半導体電極層
として機能し、従つて該N+拡散層１５、薄い
SiO2膜１８および金属電極層１９がMIS型コン
デンサ素子を構成している。そして、金属電極層
１９はＮ型エピタキシヤル層１２との間でダイオ
ードを構成するＰ型領域１６に接続され、且つ該
Ｎ型エピタキシヤル層はＰ型シリコン基板１１と
の間でダイオードを構成している。また、MIS型
コンデンサの半導体電極層、即ちN+型拡散層１
５は、Ｐ型シリコン基板１１との間でダイオード
を構成している。従つて、第１図の構造からなる
半導体装置は等価回路的に第２図で表わされる。
その結果、MISコンデンサの金属電極層１９に高
電圧が印加された場合には、配線２０を介して金
属電極層１９に接続されている直列且つ逆向きの
二つのダイオードを通して基板１１に電流が流れ
るから、金属電極層１９の過度のチヤージアツプ
が回避され、絶縁破壊が防止される。しかも、金
属電極層１９に接続されている二つのダイオード
が直列且つ逆向きであるから、金属電極層１９に
印加される電圧が＋でも−でも同様の保護作用が
得られる。即ち、何れの場合にも、二つのダイオ
ードの内で逆バイアスになつている方がブレーク
ダウンして電流が流れることになる。
上記の作用によつて、第１図の実施例では製造
工程中におけるコンデンサの絶縁破壊不良発生率
を顕著に減少させることができる。例えば、薄い
SiO2膜１８の膜厚を500〓としたMIS型コンデン
サ（通常の耐圧は15〜50V）の場合、保護ダイオ
ードを設けていない従来例での歩留は25〜36％で
あるのに対し、上記実施例における歩留は100％
と著しい向上が見られた。また、上記保護ダイオ
ードは装置の動作中においても同様に作用するか
ら、使用時のサージ入力による絶縁破壊不良も顕
著に低減され、信頼性は大幅に向上する。
工程中におけるコンデンサの絶縁破壊不良発生率
を顕著に減少させることができる。例えば、薄い
SiO2膜１８の膜厚を500〓としたMIS型コンデン
サ（通常の耐圧は15〜50V）の場合、保護ダイオ
ードを設けていない従来例での歩留は25〜36％で
あるのに対し、上記実施例における歩留は100％
と著しい向上が見られた。また、上記保護ダイオ
ードは装置の動作中においても同様に作用するか
ら、使用時のサージ入力による絶縁破壊不良も顕
著に低減され、信頼性は大幅に向上する。
つぎに、本発明の更に好ましい実施例について
説明する。
説明する。
第３図は、本発明の他の実施例を示す断面図で
ある。この実施例では、MIS型コンデンサの半導
体電極層として、N+型拡散層ではなくP+型拡散
層２２が形成されている。その他の構成は第１図
の実施例と全く同じである。この実施例では、
MIS型コンデンサの半導体電極層、即ちP+型拡
散層２２はＮ型エピタキシヤル層１２との間でダ
イオードを構成し、且つ該Ｎ型エピタキシヤル層
１２はＰ型シリコン基板１１との間でもダイオー
ドを構成している。従つて、この実施例の等価回
路図は第４図で表わされ、MIS型コンデンサの半
導体電極層２２にも直列且つ逆向きの二つのダイ
オードが接続された形になつている。
ある。この実施例では、MIS型コンデンサの半導
体電極層として、N+型拡散層ではなくP+型拡散
層２２が形成されている。その他の構成は第１図
の実施例と全く同じである。この実施例では、
MIS型コンデンサの半導体電極層、即ちP+型拡
散層２２はＮ型エピタキシヤル層１２との間でダ
イオードを構成し、且つ該Ｎ型エピタキシヤル層
１２はＰ型シリコン基板１１との間でもダイオー
ドを構成している。従つて、この実施例の等価回
路図は第４図で表わされ、MIS型コンデンサの半
導体電極層２２にも直列且つ逆向きの二つのダイ
オードが接続された形になつている。
第５図は本発明の更に別の実施例を示す断面図
で、第２図の従来例と同じく、フイールド酸化膜
１７上に形成された多結晶シリコン層をMIS型コ
ンデンサの半導体電極層に用いたものである。即
ち、この実施例では多結晶シリコン層２３の表面
を覆つて薄いSiO2膜１８′が形成され、該薄い
SiO2膜の上にMIS型コンデンサの金属電極層１
９が形成されている。またこの実施例では、エピ
タキシヤル層１２との間に保護用ダイオードを構
成する二つのＰ型領域１６1，１６2が独立して設
けられている。そして、金属電極層１９が配線層
２０を介してこの一方のＰ型領域１６1に接続さ
れると共に、他方のＰ型領域１６2には多結晶シ
リコン層２３にオーミツクコンタクトして設けた
金属電極２１が接続されている。この実施例の等
価回路は第６図に示す通りで、MIS型コンデンサ
の両電極層の夫々に、直列且つ逆向きの二つのダ
イオードが接続された形になつている。
で、第２図の従来例と同じく、フイールド酸化膜
１７上に形成された多結晶シリコン層をMIS型コ
ンデンサの半導体電極層に用いたものである。即
ち、この実施例では多結晶シリコン層２３の表面
を覆つて薄いSiO2膜１８′が形成され、該薄い
SiO2膜の上にMIS型コンデンサの金属電極層１
９が形成されている。またこの実施例では、エピ
タキシヤル層１２との間に保護用ダイオードを構
成する二つのＰ型領域１６1，１６2が独立して設
けられている。そして、金属電極層１９が配線層
２０を介してこの一方のＰ型領域１６1に接続さ
れると共に、他方のＰ型領域１６2には多結晶シ
リコン層２３にオーミツクコンタクトして設けた
金属電極２１が接続されている。この実施例の等
価回路は第６図に示す通りで、MIS型コンデンサ
の両電極層の夫々に、直列且つ逆向きの二つのダ
イオードが接続された形になつている。
上記第３図および第５図の実施例では、チヤー
ジアツプによる絶縁破壊を防止する上で第１図の
実施例よりも大きな効果が得られる他、更に次の
ような特別の効果が得られる。即ち、MIS型コン
デンサの両方の電極に対して直列且つ逆向きの二
つのダイオードが接続されているから、例えば第
７図の回路図に示すように、コンデンサの両電極
が直接には接地されず且つ両電極間の電位関係が
逆転するところに使用した場合に、＋または−の
サージ入力が何れの側から負荷されたとしても上
記と同様にMIS型コンデンサの絶縁破壊を防止す
ることができる。
ジアツプによる絶縁破壊を防止する上で第１図の
実施例よりも大きな効果が得られる他、更に次の
ような特別の効果が得られる。即ち、MIS型コン
デンサの両方の電極に対して直列且つ逆向きの二
つのダイオードが接続されているから、例えば第
７図の回路図に示すように、コンデンサの両電極
が直接には接地されず且つ両電極間の電位関係が
逆転するところに使用した場合に、＋または−の
サージ入力が何れの側から負荷されたとしても上
記と同様にMIS型コンデンサの絶縁破壊を防止す
ることができる。
なお、以上の実施例ではMIS型コンデンサの薄
い絶縁膜としてSiO2を用いたが、 Si3N4膜等の他の絶縁膜を用いた場合にも同様
に本発明を適用できる。
い絶縁膜としてSiO2を用いたが、 Si3N4膜等の他の絶縁膜を用いた場合にも同様
に本発明を適用できる。
また、上記実施例では保護用のダイオード素子
をMIS型コンデンサに隣接して設けているが、
MIS型コンデンサの電極層に接続されてさえいれ
ば、保護ダイオードをコンデンサ素子から離間さ
せて設けてもよい。
をMIS型コンデンサに隣接して設けているが、
MIS型コンデンサの電極層に接続されてさえいれ
ば、保護ダイオードをコンデンサ素子から離間さ
せて設けてもよい。
以上詳述したように、本発明によれば、半導体
集積回路装置の製造工程において装置内に形成さ
れたMIS型コンデンサ素子に絶縁破壊が生じるの
を防止して製造歩留を大幅に向上することがで
き、また使用時におけるMIS型コンデンサの破壊
を防止して信頼性を向上できる等、顕著な効果が
得られるものである。
集積回路装置の製造工程において装置内に形成さ
れたMIS型コンデンサ素子に絶縁破壊が生じるの
を防止して製造歩留を大幅に向上することがで
き、また使用時におけるMIS型コンデンサの破壊
を防止して信頼性を向上できる等、顕著な効果が
得られるものである。
第１図は本発明の一実施例になる半導体装置の
要部構造を示す断面図であり、第２図はその等価
回路図、第３図は本発明の他の実施例を示す断面
図であり、第４図はその等価回路図、第５図は本
発明の更に別の実施例を示す断面図であり、第６
図はその等価回路図、第７図は第３図および第５
図の実施例を用いて特に効果的な回路の例を示す
図、第８図および第９図は、夫々従来のMIS型コ
ンデンサの構造を示す断面図である。 １１……Ｐ型シリコン基板、１２……Ｎ型エピ
タキシヤルシリコン層、１３……P+型アイソレ
ーシヨン拡散層、１４……N+型埋込領域、１５
……N+拡散層、１６，１６1，１６2……P+領域、
１７……フイールド酸化膜、１８，１８′……薄
いSiO2膜、１９……金属電極層、２０……配線
層、２１……金属電極、２２……P+型拡散層、
２３……多結晶シリコン層。
要部構造を示す断面図であり、第２図はその等価
回路図、第３図は本発明の他の実施例を示す断面
図であり、第４図はその等価回路図、第５図は本
発明の更に別の実施例を示す断面図であり、第６
図はその等価回路図、第７図は第３図および第５
図の実施例を用いて特に効果的な回路の例を示す
図、第８図および第９図は、夫々従来のMIS型コ
ンデンサの構造を示す断面図である。 １１……Ｐ型シリコン基板、１２……Ｎ型エピ
タキシヤルシリコン層、１３……P+型アイソレ
ーシヨン拡散層、１４……N+型埋込領域、１５
……N+拡散層、１６，１６1，１６2……P+領域、
１７……フイールド酸化膜、１８，１８′……薄
いSiO2膜、１９……金属電極層、２０……配線
層、２１……金属電極、２２……P+型拡散層、
２３……多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 集積回路装置内におけるMIS型コンデンサ素
子の両電極に対して、半導体基板中に形成された
保護ダイオードを接続すると共に、前記電極の少
なくとも一方には逆方向で且つ直列に結合された
二つの保護ダイオードを接続した半導体装置であ
つて、 前記MIS型コンデンサ素子は、第一導電型の半
導体基板に島状に形成された第二導電型の拡散電
極層と、該拡散電極層にオーミツクコンタクトし
て設けられた金属電極と、前記拡散電極層上を覆
つて形成された薄い絶縁膜と、該絶縁膜上に積層
された金属電極層とで構成され、 前記拡散電極層に接続された保護ダイオード
は、前記半導体基板と、前記MIS型コンデンサ素
子を構成する拡散電極層および該拡散電極層に設
けられた前記金属電極と、該拡散電極層および前
記半導体基板の間に形成された第二導電型の高濃
度埋込み領域とによつて構成され、 前記金属電極層に接続された保護ダイオード
は、前記半導体基板と、該基板に形成された第二
導電型の島状領域と、該島状領域に形成され且つ
前記金属電極層にオーミツクコンタクトされた第
一導電型の不純物領域とで構成されることを特徴
とする半導体装置。 ２ 集積回路装置内におけるMIS型コンデンサ素
子の両電極に対して、半導体基板中に形成された
保護ダイオードを接続すると共に、前記電極の少
なくとも一方には逆方向で且つ直列に結合された
二つの保護ダイオードを接続した半導体装置であ
つて、 前記MIS型コンデンサ素子は、第一導電型の半
導体基板に形成された第二導電型の島状領域と、
該島状領域内に形成された第一導電型の拡散電極
層と、該拡散電極層にオーミツクコンタクトして
設けられた金属電極と、前記拡散電極層上を覆つ
て形成された薄い絶縁膜と、該絶縁膜上に積層さ
れた金属電極層とで構成され、 前記拡散電極層に接続された保護ダイオード
は、前記半導体基板と、前記MIS型コンデンサ素
子を構成する島状領域と、該島状領域および前記
半導体基板の間に形成された第二導電型の高濃度
埋込み領域と、前記拡散電極層と、該拡散電極層
に設けられた前記金属電極とによつて構成され、 前記金属電極層に接続された保護ダイオード
は、前記半導体基板と、該基板に形成された第二
導電型の他の島状領域と、該島状領域に形成され
且つ前記金属電極層にオーミツクコンタクトされ
た第一導電型の不純物領域とで構成されることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295008A JPS62154661A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295008A JPS62154661A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154661A JPS62154661A (ja) | 1987-07-09 |
| JPH0441499B2 true JPH0441499B2 (ja) | 1992-07-08 |
Family
ID=17815141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295008A Granted JPS62154661A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154661A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706163A (en) * | 1995-11-28 | 1998-01-06 | California Micro Devices Corporation | ESD-protected thin film capacitor structures |
| JP5072282B2 (ja) * | 2006-07-31 | 2012-11-14 | 新日本無線株式会社 | 半導体装置 |
| US11063034B2 (en) * | 2019-06-27 | 2021-07-13 | Micron Technology, Inc. | Capacitor structures |
-
1985
- 1985-12-26 JP JP60295008A patent/JPS62154661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154661A (ja) | 1987-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |