JPH0441560B2 - - Google Patents

Description

請求の範囲 １ 複数の加入者端局のデジタル化された加入者
信号を相互接続するための時分割交換システムに
おいて、 複数の入力ポートと複数の出力ポートを有し、
当該入力ポートと出力ポートを一定の期間のタイ
ムスロツトにおいて相互接続するための時分割ス
ペース分割スイツチ、 前記デジタル化された加入者信号を該時分割ス
ペース分割スイツチの入力ポートに送信するため
の手段、 前記時分割スペース分割スイツチの入力ポート
に第１の制御情報を送信するための手段、 各々が前記出力ポートの１つに接続され、デジ
タル化された情報を時分割チヤネルに送信するた
めの複数の第１の時分割多重回線、ここで前記時
分割チヤネル内の所定のものは前記第１の制御情
報を送信するめに使用され、残りのものはデジタ
ル化された加入者信号を送信するために使用され
るものであり、 複数のタイムスロツト交換手段、 各々が前記タイムスロツト交換手段のうちの関
連する１つのものの動作を制御するための複数の
制御ユニツト、 前記タイムスロツト交換手段の各々と関連し、
前記第１の時分割多重回線の各々に接続され、当
該第１の時分割多重回線の時分割チヤネルの前記
所定のものからの該第１の制御情報を関連する制
御ユニツトの１つにゲートし、かつ前記第１の時
分割多重回線の時分割チヤネルのうちの前記残り
のものに含まれるデジタル化された情報を前記関
連するタイムスロツト交換手段にゲートするため
の複数の第１のゲート手段、 ここで前記タイムスロツト交換手段の各々は時
分割チヤネル内の情報を前記第１のゲート手段か
ら受信し、かつ該受信した情報を第２の時分割多
重回線の時分割チヤネルに送信するための手段を
含み、 前記時分割スペース分割スイツチの選択された
入力ポートへ第２の制御情報を送信するための手
段、 ここで該時分割スペース分割スイツチは前記第
１の時分割多重回線の選択された１つの時分割チ
ヤネルの前記残りのもののうちの選択されたもの
に前記第２の制御情報を送信するための手段を含
み、時分割チヤネルの前記残りのもののうちの前
記選択されたものは通常デジタル化された加入者
信号を送るために使用されるものであり、および 前記第２の時分割多重回線上のデジタル化され
た加入者信号を前記加入者端局にゲートするため
に、前記第２の時分割多重回線からの該第２の制
御情報を前記制御ユニツトにゲートするための第
２のゲート手段を含むことを特徴とする時分割交
換システム。

２ 請求の範囲第１項記載の時分割交換システム
において、さらに第２の制御情報の該選択された
入力ポートへの送信を終了させるための手段およ
び前記時分割チヤネルの該残りのもののうちの前
記選択されたものをデジタル化された加入者信号
の送信用に戻すための手段を含むことを特徴とす
る時分割交換システム。

３ 請求の範囲第１項記載の時分割交換システム
において、さらに前記入力ポートの１つに接続さ
れた出力端子および該第１の制御情報の発信元お
よび該第２の制御情報の発信元に接続された入力
端子を有し、該第１および第２の制御情報の両方
を前記入力ポートのうちの同じものに送信するた
めの多重化手段を含むことを特徴とする時分割交
換システム。

発明の分野 本発明は時分割交換システム、より詳細には時
分割交換システム内で制御情報を通信するための
装置に関する。

発明の背景 内蔵プログラム制御式通信交換システムはメモ
リ内に格納されたプログラムに応答して交換機能
を制御するある形式の知能を有する。以前ではこ
のようなシステムは全システムを制御するための
１個の処理用実体を含むのが通常であつた。技術
及びシステム設計の進化に伴つて、処理時間を節
約し、より複雑なシステム機能及びシステム決定
ができるように、主処理用実体からある種のルー
チン機能を分離することが必要となつた。今日に
おいては、ある種のより複数なシステム機能及び
システム決定を幾つかの知能プロセツサに分離さ
せたシステムが設計されている。交換システムの
制御に関しての戦略の進化の過程を通じて、各種
の処理用主体を相互通信させる必要が発生した。
あるシステムでは各種プロセツサ間の全ての通信
に使用される専用の制御装置用のバス構造を持
つ。別のシステムでは、交換ネツトワークの通信
経路を使用して、分布システムプロセツサと、制
御情報を翻訳し交換システム全体の動作を指示す
る中央制御装置との間の通信経路を提供する。

交換ネツトワークの通信経路を使用して制御情
報を通信するシステムは、通常、少数の反復時分
割チヤネルを会話信号あるいはデータを運ぶこと
から前もつて別の用途、つまり、制御情報を運ぶ
ために確保する。このようなチヤネルを永久的に
多数確保すると、必然的に交換システムの能力に
影響を与える。交換システムのルーチン動作には
少数のチヤネルを永久的に割り当てることで十分
に対処できる。しかし、情報の量が増大すると、
容量が不足する事能となる。例えば、大きなプロ
グラムを分布プロセツサのメモリに書込む必要が
ある場合、例えば、プログラムを更新したい場
合、書込み動作に多重の時間が消費される。さら
に、制御情報を運ぶ全てのチヤネルを使用され分
布プロセツサが交換システムの一部を制御する機
能を遂行できなくなることもある。

本発明の１つの目的は交換ネツトワークの通信
経路を使用し、分布プロセツサの交換システムの
制御を行なう機能に支障を与えることなく、中央
制御装置と分布プロセツサ間に多量のデータを運
ぶための高能力の制御情報通信システムを提供す
ることにある。

発明の要約 本発明の時分割交換システムは、各タイムスロ
ツトにおいて、複数の入力ポートと出力ポートの
間の通信経路を完結するめの入力ポート及び出力
ポートを持つ時分割スペース分割スイツチ、各々
が複数の信号発生用加入者電話機及びこの入力及
び出力ポートの所定の１個に接続され、これによ
つて、加入者電話機信号のデジタル化された信号
を送信及び受信するための複数の通信装置、及び
所定のタイムスロツトを加入者電話機信号のデジ
タル化された信号を運ぶことから前もつて別の用
途に使用するために確保し、確保されたタイムス
ロツトにおいて第１の制御情報を伝送するめのゲ
ート制御情報通信装置を含む。これに加えて、こ
の通信装置の各々は制御装置、確保されたタイム
スロツトから第１の制御情報を受信するための装
置、及び第１の制御情報を確保されたタイムスロ
ツトにおいてこの制御装置に伝送するための装置
を含む。

本発明の時分割交換システム用の制御情報通信
装置は、所定のチヤネルが第１の制御情報を運ぶ
ために使用される時分割チヤネル内のデジタル情
報を運ぶための第１の時分割多重回線、時分割チ
ヤネル内のデジタル情報を受信しこうして受信し
たデジタル情報を第２の時分割多重回線の時分割
チヤネルに伝送するための装置、及びタイムスロ
ツト交換装置の動作を制御するための制御装置を
含む。この制御情報通信装置はさらに、第１の時
分割多重回線に接続され、第１の時分割多重回線
の時分割チヤネルからの第１の制御情報を制御装
置にゲートし、第１の時分割多重回線の残りの時
分割チヤネルによつて運ばれる情報をタイムスロ
ツト交換装置にゲートするための第１のゲート回
路、及び第２の時分割多重回線の選択された時分
割多チヤネルからのデジタル情報をこの制御装置
にゲートするための第２のゲート回路を含む。

【図面の簡単な説明】

本発明のより完全な理解は以下の図面を参照し
て行なわれる以下の説明によつて得られる。

第１図は本発明を具体化する時分割交換システ
ムのブロツク図であり、 第２図は第１図の実施態様において使用される
ブロツク伝送装置のブロツク図であり、 第３図は第１図の実施態様において使用される
タイムスロツト交換装置のブロツク図であり、 第４図は第１図の実施態様において使用される
メツセージスイツチのブロツク図であり、 第５図は第１図の実施態様において使用される
リンク インタフエースのブロツク図であり、 第６図は第１図の実施態様において使用される
ブロツク伝送受信機のブロツク図であり、 第７図は情報の大容量伝送において伝送される
情報の形式を示し、そして 第８図は本実施態様において使用される16ビツ
ト データ語を示す。

全般的な説明 第１図は本発明を具体化する時分割交換システ
ムであり、例えば、加入者電話機２３から２８の
ような加入者電話機を相互接続するのに使用され
る。第１図の実施態様は時分割多重スイツチ装置
１０を含むが、該装置１０は64個の入力ポート及
び64個の出力ポートを持つ時分割スペース分割ス
イツチから成る。本実施態様はさらに31個のタイ
ムスロツト交換装置を含むが、ここでは代表とし
て、タイムスロツト交換装置１１及び１２が示さ
れる。各々のタイムスロツト交換装置１１及び１
２は双方向タイムスロツト交換装置を含む。これ
に加えて、各々のタイムスロツト交換装置１１及
び１２は時分割多重スイツチ装置１０の２個の入
力ポート及び２個の出力ポートに接続される。本
実施態様においては、タイムスロツト交換装置１
１は時分割多重回線１３及び１４を介して時分割
多重スイツチの２個の入力ポート、そして時分割
多重回線１５及び１６を介して該スイツチの２個
の出力ポートに接続される。

以下の説明においては、時分割多重スイツチ装
置１０のこの入力及び出力ポートは入力／出力ポ
ート対と呼ばれる。この呼び方は、ある入／出力
ポート対の入力ポートへのデータ語の発信元がこ
の対の出力ポートからのデータ語の着信先でもあ
るためである。第１図に示すごとく、入／出力ポ
ート対１は時分割多重回線１３及び１５と関連す
る。時分割多重回線１５から１６の各々が256個
の時分割チヤネルから成る125マイクロ秒フレー
ムにてデジタル情報を運ぶ。従つて、各々のタイ
ムスロツト交換装置は各125マイクロ秒フレーム
において最高512チヤネルのデジタル情報の送信
及び受信を行なう。

各々のタイムスロツト交換装置は１つの制御装
置と関連するが、ここでは、制御装置１７はタイ
ムスロツト交換装置１１と関連し、そして制御装
置１８はタイムスロツト交換装置１２と関連す
る。これに加えて、各々のタイムスロツト交換装
置は個々の時分割多重回線を介して複数の回線装
置に接続されるが、第１図においては、これらの
内、回線装置１９から２２が示される。本実施態
様においては、回線装置１９及び２０はタイムス
ロツト交換装置１１に接続されており、回線装置
２１及び２２はタイムスロツト交換装置１２に接
続される。本実施態様の回線装置の各々は複数の
加入者電話機に接続されているが、ここではこの
内の加入者電話機２３から２６が示される。各々
のタイムスロツト交換装置と関連する回線装置の
具体的な数及び各々の回線装置と関連する加入者
電話機の具体的な数は収容すべき加入者及びこれ
ら加入者の発呼率によつて決定される。各々の回
線装置は複数の加入者電話機、例えば、電話機２
３から２６の周知の形式のアナログ ループを終
端し、アナログ会話信号を含む呼情報をデジタル
データ語に変換するが、該デジタル データ語
はそれと関連するタイムスロツト交換装置に伝送
される。さらに、各々の回線装置は加入者電話機
からのサービス要求を検出して、これら加入者電
話機に対してある種の信号法情報を生成する。ど
の加入者電話機から会話標本を取りこれを符号化
するか、及びどの時分割チヤネルを使用して符号
化されたコードを回線装置とそれと関連するタイ
ムスロツト交換装置の間で送信するかは、関連す
るタイムスロツト交換装置の制御装置によつてて
決定される。

この加入者電話機、回線装置及びタイムスロツ
ト交換装置の関係は、相互接続されたこれら各グ
ループについて、概むね同一である。従つて、以
下の説明は、直接、加入者電話機２３、回線装置
１９及びタイムスロツト交換装置１１についてな
されるが、この説明はこれら装置の他の全てのグ
ループに適用する。回線装置１９は各々の加入者
電話機に接続された回線を走査し、サービス要求
を検出する。サービス要求が検出されると、回線
装置１９は制御装置１７にこの要求及び要求を行
なつている加入者電話機の同定を示すメツセージ
を送信する。このメツセージは通信経路２７を介
して伝送される。制御装置１７は要求されたサー
ビス、要求を行なつている加入者電話機の同定及
び使用が可能な設備に基づいて必要な変換を行な
い、通信経路２７を介して回線装置１９に、加入
者電話機２３からタイムスロツト交換装置１１に
情報を伝送するために回線装置１９とタイムスロ
ツト交換装置１１の間の複数の時分割チヤネルの
どれを使用するかを定義するメツセージを送信す
る。このメツセージに基づいて、回線装置１９は
加入者電話機２３からのアナログ情報をデジタル
データ語に符号化し、結果としてのデータ語を
指定チヤネルに伝送する。本実施態様において
は、回線装置１９はさらに指定チヤネルにDC状
態、つまり加入者電話機２３と関連する加入者ル
ープの回路が開いているか、閉じているかの指標
を伝送する。本実施態様の各チヤネルは１個の16
ビツト データ語を運ぶことができる。各データ
語（第８図）は８ビツトPCMデータ部、７ビツ
ト信号法部、及びパリテイビツトから成る。信号
法部はチヤネル回路あるいは接続される加入者電
話機に関する信号法情報を運ぶのに使用される。
例えば、信号法部のＡビツトは関連する加入者電
話機の現在のDC状態をタイムスロツト交換装置
１１に送信するのに使用される。

回線装置１９とタイムスロツト交換装置１１の
間の時分割チヤネルを特定の加入者電話機に割り
当てた後、制御装置１７は割り当てられたチヤネ
ルに伝送される情報を標本することによつて加入
者電話機らの信号法情報を検出する。この標本動
作は通信経路２８を介して遂行される。制御装置
１７は加入者チヤネルからの信号法情報、及び他
の制御装置、例えば制御装置１８からの制御メツ
セージ、並びに中央処理装置３０に応答して、タ
イムスロツト交換装置１１のタイムスロツト交換
機能を制御する。前述したごとく、タイムスロツ
ト交換装置と時分割多重スイツチ装置１０の間の
各々の時分割多重回線は各々125マイクロ秒フレ
ームの256個のチヤネルを持つ。これらチヤネル
には発生順に１から256の数字が割り当てられる。
チヤネルの順番は任意のチヤネルが125マイクロ
秒ごとに使用できるように反復される。タイムス
ロツト交換装置は回線装置から受信されたデータ
語を取り、これを制御装置１７及び１８の制御下
でタイムスロツト交換装置と時分割多重スイツチ
装置１０の間の時分割多重回線のチヤネルに置
く。

時分割多重スイツチ装置１０はタイムスロツト
の反復フレームにて動作するが、ここで、各々の
125マイクロ秒フレームは256個のタイムスロツト
を持つ。各々のタイムスロツトにおいて、時分割
多重スイツチ装置１０はその64個の入力ポートの
任意の入力ポートに受信されたデータ語を制御メ
モリ２９内に格納されたタイムスロツト制御情報
に従つてその64個の出力ポートの任意のポートに
接続できる。時分割多重スイツチ装置１０を通じ
ての接続パターンンは256個のタイムスロツトご
とに反復され、各タイムスロツトには１から256
の順番で数字が割り当てられる。従つて、最初の
タイムスロツトTS１において、時分割多重回線
１３上のチヤネル(1)内の情報は時分割多重スイツ
チ装置１０によつて出力ポート６４にスイツチ
し、次のタイムスロツトTS２において、時分割
多重回線１３上の次のチヤネル(2)を出力ポートｎ
にスイツチすることができる。タイムスロツト制
御情報は中央制御装置３０によつて制御メモリ２
９に書込まれるが、中央制御装置３０はこの制御
情報を各種制御装置、例えば、制御装置１７およ
び１８から得られた制御メツセージから誘導す
る。

中央制御装置３０並びに制御装置１７及び１８
は制御メツセージを時分割多重回線、例えば回線
１３から16の制御チヤネルと呼ばれる選択された
チヤネルを使用して、タイムスロツト交換装置と
時分割多重スイツチ装置１０の間で交換する。本
実施態様においては、各々の制御メツセージは複
数の制御語を持ち各々の制御チヤネルは256個の
時分割チヤネルの各フレームにおいて１個の制御
語を伝送できる。ある任意の１対の入／出力ポー
トと関連する２個の次分割多重回線の同一チヤネ
ルが制御チヤネルとして事前に定義される。これ
に加えて、ある任意の１つのチヤネルのみが１対
の時分割多重回線の制御チヤネルとして使用され
る。例えば、チヤネル１が時分割多重回線１３と
それと関連する時分割多重回線１５の制御チヤネ
ルとして使用されると、他の時分割多重回線はチ
ヤネル１を制御チヤネルとして使用することはで
きない。制御チヤネルとして同一の数字同定番号
を持つ各々のタイムスロツトにおいて、時分割多
重スイツチ装置１０はその制御チヤネルを占拠す
るデータ語を第64番目の出力ポートに接続し、第
64番目の入力ポートを上述の制御チヤネルと関連
する出力ポートに接続する。以下はチヤネル１が
時分割多重回線１３及び１５に対する制御チヤネ
ルであり、チヤネル２が時分割多重回線１４及び
１６に対する制御チヤネルであるときの本実施態
様の動作の例を示す。タイムスロツトTS１にお
いて、制御メモリ２９からの情報は、他の接続中
で、時分割多重回線１３のチヤネル１内の制御語
が出力ポート６４に接続され、また、入力ポート
６４のチヤネル１内の制御語が時分割多重回線１
５に接続されることを定義する。同様に、タイム
スロツト番号TS２において、制御メモリ２９か
らの情報は時分割多重回線１４のチヤネル２内の
制御語が出力ポート６４に接続され、入力ポート
６４の所のチヤネル２内の制御語が時分割多重回
線１６に接続されることを定義する。この動作の
間に、出力ポート６４は時分割多重スイツチ装置
１０から制御語を時分割多重スイツチに伝送する
同一の数字同定を持つチヤネル内の全ての制御語
を受信する。さらに、各々の制御チヤネルはそれ
らと関連する制御チヤネルと同一の数字同定を持
つタイムスロツトにおいて入力ポート６４から制
御語を受信するように接続されている。第64番目
にスイツチされた制御語は制御分配装置３１に伝
送されるが、これは制御語をその制御チヤネルと
関連する位置に一時的に格納する。制御分配装置
３１内の格納位置と制御チヤネルの関連は格納さ
れた情報の発信元を同定する。

タイムスロツト交換装置からの各々の制御メツ
セージは開始文字、着信先部、信号法情報部、及
び終端文字を含む。着信先部は制御メツセージの
期待される着信先を一意的に定義する。制御分配
装置３１は各々の制御メツセージの着信先部を翻
訳して、制御メツセージの適切な着信先を知り、
メツセージを時分割多重スイツチ装置１０の入力
ポート６４の着信先装置と関連する制御チヤネル
と同一の数字同定を持つチヤネルに再伝送する。

上述の動作中、タイムスロツト交換装置１１
は、その反復制御チヤネルにおいて制御語を伝送
することによつて制御メツセージをタイムスロツ
ト交換装置１２に伝送し、タイムスロツト交換装
置１２を同定する着信先部を持つ制御メツセージ
を形成する。制御分配装置３１は制御語を集め
て、着信先部を翻訳し、そしてそのメツセージを
タイムスロツト交換装置１２と関連する制御チヤ
ネルと同一の数字同定を持つチヤネルにおいて入
力ポート６４に再送信する。制御メツセージはま
た制御メツセージの着信先部内に中央制御装置３
０を定義することによつて中央制御装置３０に伝
送される。これが起こると、制御分配装置３１は
通信回線３２を介してメツセージを時分割多重ス
イツチ装置１０に戻すことなく中央制御装置３０
に伝送する。同様に、メツセージは特定のタイム
スロツト交換装置を定義する着信先部を持つ制御
メツセージを制御分配装置３１に伝送することに
よつて中央制御装置３０からタイムスロツト交換
装置の１つに伝送できる。この伝送は通信リンク
３２を使用して達成することもできる。上述に述
べた装置の詳細はE.H.ハーフア（E.H.Hafer）の
特許第4296492号に見られる。

大容量情報転送装置 本実施態様では、各々の制御装置において２個
の制御チヤネルが使用できるのみである。これら
制御チヤネルは個々の制御装置に永久的に割り当
てられており、比較的単純な通信インタフエース
を可能としている。例えば、時分割多重スイツチ
装置１０は絶えず制御語を適当なタイムスロツト
交換装置に方路し、そしてリンク インタフエー
ス６９（第３図）はタイムスロツト交換装置を時
分割多重スイツチ装置に接続する時分割多重回線
から制御語を自動的及び連続的に送信及び受信す
る。このような専用システムは、制御装置間通信
の通常の要求に十分答えられる能力を持つ使用し
易い通信装置を提供する。しかし、大容量の情報
の伝送が要求されるときは、125マイクロ秒フレ
ームに１個あるいは２個の制御語速度で転送を行
なうのでは非常に長時間が要求される。以下で
は、第１図の実施態様を大容量の情報を中央制御
装置３０から個々の制御装置、例えば、制御装置
１７に伝送するのに使用する場合の説明を行な
う。前述したごとく、時分割多重スイツチ装置１
０とタイムスロツト交換装置例えば装置１１の間
に接続された各々の時分割多重回線、例えば、回
線１３及び１５は、情報を運ぶための256個のチ
ヤネルを含み、またこれらのチヤネルの１つは制
御情報を運ぶのに専用される。残りのチヤネルは
加入者の会話信号あるいは会話データを運ぶのに
使用される。本実施態様においては、通常、加入
者情報を運ぶ32のチヤネルが同容量情報を転送す
るのに一時的に使用できる。好ましくは、８個間
隔から成るこれら32個のチヤネルは、ここでは、
ブロツク伝送チヤネルと呼ばれる。大容量の情報
の伝送が開始されると、中央制御装置３０は任意
の制御装置に伝送されるべき情報が各々が2048バ
イトから成るブロツクにてブロツク伝送装置２０
１に伝送する。以下の説明においては、用語2K
は数2048を表わすのに使用される。ブロツク伝送
装置２０１は制御分配装置３１からの導線２５３
上のタイミング情報を受信するが、該ブロツク伝
送装置２０１は後に詳細に述べる方法にて制御分
配装置３１のリンクインタフエース１５２に接続
される。前述したごとく、入／出力ポート６４は
情報を各々が256チヤネルから成るフレームにて
運ぶがこれらのチヤネルの最高62個は実際には制
御語を運ぶ。さらに、入／出力ポート６４の所の
62個の活動チヤネルの全てはブロツク伝送チヤネ
ルにおいては起こらない。例えば、ブロツク伝送
チヤネルが３，11，19…251のチヤネル シーケ
ンスから成る場合、このシーケンスのチヤネルの
いずれも任意の制御装置、例えば、制御装置１
７，１８に対する制御チヤネルとして使用されな
い。任意の制御装置への大容量情報の伝送は中央
制御装置３０によつて開始されるが、該制御装置
３０はこの伝送を自身で開始することも、あるい
は制御装置、例えば、制御装置１７からの伝送要
求に応答して開始することもできる。ブロツク伝
送装置２０１からデータが伝送される前に、中央
制御装置３０は時分割多重スイツチ装置１０を制
御して、ポート６４の所の各々のチヤネル シー
ケンス３，11，19…251その情報を受信する制御
装置と関連する入／出力ポートに接続する。中央
制御装置３０はこの制御を導線４９を介してゲー
ト制御情報を制御メモリ２９に伝送することによ
つて発揮する。これに加えて、中央制御装置３０
は伝送が行なわれるべきであることを示す制御メ
ツセージをブロツク伝送を受信することになつて
いる制御装置、例えば、制御装置１７に伝送す
る。制御装置１７はこの制御メツセージに応答し
て、時分割多重回線１５上の各々のブロツク伝送
チヤネル内の情報を制御装置１７内のブロツク伝
送受信機２０２（第３図）に導線３０３を介して
ゲートするようにタイムスロツト交換装置１１を
セツトする。ブロツク伝送装置２０１は制御分配
装置３１と一体となつてブロツク伝送情報のバイ
トを時分割多重回線１５１上のブロツク伝送チヤ
ネルに挿入する。時分割多重スイツチ装置１０は
各ブロツク伝送チヤネルを時分割多重回線１５に
スイツチするが、この時分割多重回線１５からの
このバイトはタイムスロツト交換装置１１によつ
て受信され、ブロツク伝送受信機２０２にゲート
される。ブロツク伝送受信機２０２は制御装置メ
モリ５７（第３図）の入／出力バス システムに
接続される。プロツク伝送受信機によつて受信さ
れた情報ブロツクは後に詳細に説明する方法にて
メモリ５７内に格納される。ブロツク伝送が完了
すると、タイムスロツト交換装置１１及び時分割
多重スイツチ装置１０の両方ともブロツク伝送チ
ヤネルから“解除”され、これらチヤネルは再び
加入者信号を運ぶのに使用が可能となる。

本システムはブロツク伝送チヤネルにおいては
制御チヤネルが起こらないように設計されている
が、ブロツク伝送チヤネルは加入者情報を運ぶの
に使用できる。従つて、中央制御装置３０によつ
て時分割多重スイツチ装置１０を通じてのタイム
スロツトが割り当てられると、中央制御装置３０
は最後にブロツク伝送タイムスロツトを割り当て
る。つまり、加入者情報を運ぶのに使用できるタ
イムスロツト交換装置と時分割多重スイツチ装置
１０の間の任意の１つの時分割多重回線上の255
のチヤネルの中の32個のブロツク伝送チヤネルは
この通信のために最後に割り当てられる。ブロツ
ク伝送が要求され32個のブロツク伝送チヤネルの
幾つかが現在加入者通信に割り当てられていると
きは、中央制御装置はこれらチヤネルの再割り当
てしてこれらチヤネルを使用する会話を終結する
か、あるいは後に詳細に説明する方法によつて加
入者使用チヤネルの使用を避けることができる。

ブロツク伝送装置 第２図はブロツク伝送装置２０１のブロツク図
を示す。ブロツク伝送装置２０１は中央制御装置
３０から情報のブロツクを受信してこの情報のブ
ロツクを制御ブロツク装置３１への通信経路２１
９上を伝送できるようにフオーマツトの変換を行
なう。通信経路２１９上に伝送される情報は最高
32個の16ビツト チヤネル情報を含むが、これら
チヤネルの各々はメツセージ スイツチ２２５
（第１図）からの時分割多重回線２５１上の未使
用のブロツク伝送チヤネルと整列される。ブロツ
ク伝送装置２０１は２個のデータ バツフア メ
モリ２０７及び２０８、並びに各々のバツフア
メモリと関連するある種の制御回路を含む。動作
において、データの2Kブロツクが１つのデータ
バツフア メモリに交互に書込まれる一方、他
のデータ バツフア メモリからの読出しが行な
われ、高速のデータ伝送が維持される。以下の説
明の初めの部分においては、データ バツフア
メモリ２０７に関する動作を説明する。

大容量の情報の伝送がなされる叙合、中央制御
装置３０はブロツク伝送装置に特定の制御装置に
伝送されるべきデータを2K ８−ビツト バイト
のブロツクにて伝送する。このデータはブロツク
伝送制御器２０６に受信及び格納される。ブロツ
ク伝送制御器２０６に格納されたデータは２個の
データ バツフア２０７及び２０８の１つに伝送
される。データ バツフア２０７は関連する書込
みラツチ２０９及び関連する読出しラツチ２１０
を持ち、データ バツフア２０８は関連する書込
みラツチ２１１及び関連する読出しラツチ２１２
を持つ。これらラツチの状態は、一部、関連する
データ バツフアの動作を制御し、関連するデー
タ バツフアがラツチに書込まれるあるいはラツ
チから読出される時を示す。状態レジスタ２１３
はラツチ２０９から２１２の状態を反映する。デ
ータ バツフアにデータ ブロツクを伝送したい
ときは、ブロツク伝送制御装置２０６は状態レジ
スタ２１３の内容を読出し、これら内容に基づい
て使用可能なデータ バツフアを選択する。ブロ
ツク データ制御装置２０６はアドレス バス２
１４上の状態レジスタ２１３のアドレス及び入／
出力読出し起動リード２１５上の論理“１”を復
号器２１６に伝送することによつて状態レジスタ
２１３を読出す。復号器２１６はバス２１４上の
アドレス及び導線２１５上の論理“１”を受信
し、これらに応答して、状態レジスタ２１３の内
容をデータ バス２１７にゲートするが、この内
容はここからブロツク伝送制御装置２０６によつ
て読出される。同様に、ラツチ２０９から２１２
は、特定のラツチのセツトあるいはリセツト入力
を定義するアドレスを伝送しまた導線２１８上に
論理“１”入／出力書込み起動信号を伝送するこ
とによつてセツトあるいはリセツトされる。

ブロツク伝送制御装置２０６は特定のデータ
バツフア、例えば、データ バツフア２０７の選
択を行なつた後、復号器２１６を介してこれと関
連する書込みラツチ２０９をセツトする。書込み
ラツチ２０９のＱ出力はANDゲート２２１の１
つの入力に接続され、ANDゲート２２１のもう
１つの入力はブロツク伝送制御装置２０６からの
メモリ書込み導線２２０に接続される。ANDゲ
ート２２１の出力はデータ バツフア２０７の書
込み制御端子に接続される。データ バツフア２
０７はアドレス選択回路２２４からアドレスを受
信するが、該アドレス選択回路２２４の入力端子
はアドレス バス２１４及び読出しアドレス レ
ジスタ２５４からのバス２２５に接続される。ア
ドレ選択回路２２４は、読出しラツチ２１０のＱ
出力端子に接続され、該ラツチの状態によつて制
御される。読出しラツチ２１０がセツト状態にな
ると、バス２２５からのアドレスはデータ バツ
フア２０７に接続される。逆に、読出しラツチが
リセツト状態になると、アドレス バス２１４か
らのアドレスはデータ バツフア２０７に接続さ
れる。読出しラツチ２１０は、リセツト状態にあ
るときは、後に詳細に説明する方法によつて、そ
のＱ出力端子の所に論理“０”を加える。適当な
読出しラツチ、例えば、読出しラツチ２０９がセ
ツトされると、ブロツク伝送制御装置２０６から
データ バツフア２０７へのデータ ブロツクの
伝送が開始される。ブロツク伝送制御装置２０６
は、各々の伝送されるべきデータ及びアドレスの
組み合わせに対して、アドレス バス２１４上に
各々のデータ バツフア アドレス、データ バ
ス２１４上に各々のアドレスに格納されるべきバ
イト、及び導線２２０に論理“１”書込み制御信
号を順次伝送することによつてデータ バイトを
データ バツフア２０７に書込む。全ての2Kバ
イトがデータ バツフア２０７に格納されると、
ブロツク伝送制御装置２０６は復号器２１６を介
して書込みラツチ２０９をリセツトし読出しラツ
チ２１０をセツトする。読出しラツチ２１０の状
態はデータ バツフア２０７の読出しを開始し、
これから読出されたデータをリンク インタフエ
ース１５２に伝送するのに使用される。さらに、
22個のブロツク伝送チヤネルの全てを使用すると
きは、ブロツク伝送制御器は復号器２１６を介し
てラツチ２２６をセツトする。

前述したごとく、ブロツク伝送装置２０１は、
ブロツク伝送装置とリンク インタフエース１５
２の動作が同期化されるようにリンク インタフ
エース１５２からタイミング信号を受信する。こ
れらタイミング信号はチヤネルの各フレームの開
始を同定する2.048メガヘルツ タイミング信号
及び８キロヘルツの一連の同期パルスから成る、
2.048メガヘルツ タイミング信号はANDゲート
２２７への１つの入力として接続され、そして８
キロヘルツ同期期パルスはANDゲート２２８及
び２２９の対への１つの入力として接続される。
ANDゲート２２８の第２の入力は読出しラツチ
２１０のＱ出力端子に接続され、ANDゲート２
２９の第２の入力端子は読出しラツチ２１２のＱ
出力端子に接続される。ANDゲート２２８及び
２２９の出力はORゲート２３１を介してラツチ
２３０のセツト入力に接続される。従つて、読出
しラツチ２１０あるいは読出しラツチ２１２のい
ずれかがセツトされた後にブロツク伝送制御２０
１によつて第１の８キロヘルツ同期パルスが受信
されると、ラツチ２３０はセツトされそのＱ出力
端子の所に論理“１”を生成する。ラツチ２３０
のＱ出力端子は第２の入力としてANDゲート２
２７に接続される。ラツチ２３０がセツト状態に
なると、そのＱ出力端子は論理“１”をANDゲ
ート２２７に伝送するが、該ANDゲート２２７
は2.048メガヘルツ タイミング パルスをカウ
ンタ２３２に接続する。カウンタ２３２は８ビツ
ト２進カウンタであり、これは2.048メガヘルツ
タイミング パルスの各パルスをカウンタす
る。カウンタ２３２の３個の最下位数字はワン
アウト オブ エイト復号器２３３に接続され
る。カウンタ２３２の他の５個の数字位置の使用
に関しては後に説明する。復号器２３３は論理
“１”信号をその８個の出力導線の１個の上に伝
送するが、この８個の導線はカウンタ２３２から
の３個の最下位ビツト位置の各組合せに応答して
Ｇ１からＧ８とラベルされる。カウンタ２３２及
び復号器２３３の動作によつて、論理“１”が導
線Ｇ１からＧ８に反復順序にて加えられる。これ
ら導線上の信号はブロツク伝送装置２０１内でゲ
ート及びタイミング信号を提供するのに使用され
る。復号器２３３の任意の出力が時分割多重回線
１５０及び１５１（第１図）上の１チヤネルと概
むね同期間だけ論理“１”を受信することに注意
されたい。例えば、複数の論理“１”が時分割多
重回線１５１のチヤネル シーケンス１，９，17
…249のチヤネル期間において導線Ｇ１に加えら
れる。

前述したごとく、ラツチ２２６は32個のブロツ
ク伝送チヤネルの全てを使用するときにセツトさ
れる。ラツチ２２６のＱ出力はORゲート２３５
を介してANDゲート２３４に接続される。従つ
て、ラツチ２２６がセツト状態にされると、論理
“１”が入力としてラツチ２２６からANDゲート
２３４に加えられる。ANDゲート２３４の他の
入力は復号器２３３のＧ２出力導線に接続され
る。ANDゲート２３４の出力端子は2Kアドレス
カウンタ２３６に接続されるが、該カウンタ２３
６はデータ バツフア２０７及び２０８に対して
読出しアドレスのシーケンスを生成するのに使用
される。アドレス カウンタ２３６はANDゲー
ト２３４によつて導線Ｇ２から論理“１”信号が
伝送されるたびにその内容を１だけ増分させる。
従つて、カウンタ２３６は時分割多重回線１５１
上の８チヤネルごとに新たなアドレスを、つまり
125マイクロ秒フレームごとに32個のアドレスを
生成する。アドレス カウンタ２３６によつて生
成されたアドレスはレジスタ２５４の入力に連続
的に加えられる。レジスタ２５４は復号器２３３
の導線Ｇ３に接続され、導線Ｇ３によつて論理
“１”信号が運ばれると、アドレス カウンタ２
３６の出力を格納する。レジスタ２５４からの出
力信号はアドレス バス２２５を介して、各々、
データ バツフア２０７及び２０８と関連するア
ドレス セレクタ２２４及び２３７に伝送され
る。前述したごとく、各々のアドレス セレク
タ、例えばアドレス セレクタ２２４は、関連す
る読出しラツチ、例えば、読出しラツチ２１０の
状態によつて制御される。関連する読出しラツチ
がセツト状態にされると、１つのアドレス セレ
クがアドレス バス２２５からその関連するデー
タ バツフアにアドレスを伝送する。逆に、読出
しラツチがリセツト状態にされると、関連するア
ドレス セレクタはアドレスをアドレス バス２
１４から関連するデータ バツフアに運ぶ。ここ
で述べる例では、読出しラツチ２１０はセツト状
態であり、これはアドレス選択回線２２４を制御
し、レジスタ２５４からのアドレスをデータ バ
ツフア２０７に接続する。

ANDゲート２３４の出力はまた２個のANDゲ
ート２３８及び２３９に接続されるが、これらの
出力端子は、それぞれ、データ バツフア２０７
及び２０８の読出し制御端子に接続される。
ANDゲート２３８の他の入力端子は読出しラツ
チ２１０のＱ出力端子に接続され、ANDゲート
２３９の他の入力端子は読出しラツチ２１２のＱ
出力端子に接続される。従つて、任意の読出しラ
ツチ、例えば、読出しラツチ２１０がセツト状態
になると、これと関連するANDゲート、例えば、
ANDゲート２３８が起動されANDゲート２３４
からのパルスが関連するデータ バツフア、例え
ば、データ バツフア２０７の読出し制御端子に
接続される。データ バツフア２０７はアドレス
バス２２５からのアドレス及びその読出し制御
端子の所の論理“１”パルスに応答してレジスタ
２４１と並列にそのアドレスによつて定義される
位置にデータ バイトを伝送する。レジスタ２４
１の出力は導線２１９によつてリンクインタフエ
ース１５２に接続される。

前述したごとく、複数の論理“１”がこれらチ
ヤネルと同期して時分割多重回線１５１上の８番
目のチヤネルごとに導線Ｇ１からＧ８の任意の１
つに加えられる。ブロツク伝送装置２０１からの
データ バイトをメツセージ スイツチ２５５か
らのデータ語と組合せるためには、ブロツク伝送
チヤネルの所定のシーケンスを決定し、復号器２
３３の適当な出力導線を使用して適当な時間にデ
ータ バイトをゲートすることが必要である。こ
こに説明の例においては、ブロツク伝送チヤネル
はチヤネル３，11，19，…251のシーケンスから
成る。従つて、導線Ｇ３はレジスタ２４１に接続
されこのレジスタからの出力ゲート動作を制御す
る。上述のごとく、導線２１９はブロツク伝送の
めに使用されるべきチヤネルの期間中データ バ
イトを並列に運ぶ。

この例においては、各々のデータ ブロツクは
2Kバイトから成る。復号器２４２はデータ ブ
ロツクの終端を同定するのに使用される。レジス
タ２５４の内容が2047を表わす２進カウントから
２進カウント０に変化すると、復号器２４２はリ
セツトパルスを生成するが、該リセツト パルス
は読出しラツチ２１０及び２１２、カウンタ２３
２、並びにラツチ２３０をリセツトする。ブロツ
ク伝送装置２０１はブロツク伝送制御装置２０６
によつて適当なラツチがセツトされると再びデー
タ語を伝送することが可能となる。

本実施態様においては、ブロツク伝送動作の速
度を上げるために２個のデータ バツフア２０７
及び２０８が提供される。つまり、データの第２
の2Kブロツクを第２のデータバツフア、例えば、
データバツフア２０８に格納している間にデータ
の第１のブロツクを第１のデータ バツフア２０
７から読出すことができる。次に、データ バツ
フアの読出し及び書込み機能が交代し、これが全
てのデータが伝送されるまで繰り返される。デー
タ バツフア２０８の読出し及び書込み動作は概
むねデータ バツフア２０７の読出し及び書込み
動作と同一であるためここでは詳細に説明しな
い。

ある状況においては、全ての可能なブロツク伝
送チヤネル内のデータ バイトを伝送することが
望ましくないことがある。例えば、中央制御装置
がデータ伝送を受信する時分割多重スイツチ装置
１０とタイムスロツト交換装置の間の時分割多重
回線上のあるチヤネルが電話呼を完了するために
使用されていることを検出する場合がある。以下
では32個のブロツク伝送チヤネル一部のみを使用
するときのブロツク伝送装置２０１の動作を説明
する。この状況においては、中央制御装置３０は
使用されるブロツク伝送チヤネルを同定するデー
タのブロツクを受信するタイムスロツト交換装置
と関連する制御装置に１つのメツセージを伝送す
る。この情報の使用は後に説明する。中央制御装
置３０はまたブロツク伝送制御装置２０６に伝送
に使用されるべきでないチヤネルを示す。ブロツ
ク伝送装置２０１はチヤネル選択メモリ２４３を
含むが、該メモリは32個のチヤネルの一部のみが
使用されるときにブロツク伝送のデータ バイト
を運ぶための適切なチヤネルを選択するのに使用
される。チヤネル選択メモリ２４３は322個の単
一数字アドレス可能格納位置を持つが、これら格
納位置の各々は32個のブロツク伝送チヤネルの１
つと関連する。チヤネル選択メモリ２４３は関連
するアドレス セレクタ２４４からアドレスを受
信する。アドレス セレクタ２４４の制御端子及
びチヤネル選択メモリ２４３の書込み制御端子は
導線２４５を介してブロツク伝送制御装置２０６
に接続される。アドレス セレクタ２４４が導線
２４５上のブロツク伝送制御装置２０６から論理
“１”を受信すると、これはアドレス バス２１
４からのアドレスをチヤネル選択メモリ２４３に
ゲートする。これに加えて、チヤネル選択メモリ
２４３のデータ入力端子Diがデータ バス２１
７に接続される。ブロツク伝送制御装置２０６か
らデータ バツフア、例えばデータ バツフア２
０７へのデータの伝送に先立つて、32個のブロツ
ク伝送チヤネルの一部のみが使用されるときは、
ブロツク伝送制御装置２０６はチヤネル選択
RAM２４３の各々の位置を書込む。チヤネル選
択メモリ２４３は伝送されるデータとアドレスの
各組合せに対し各アドレスをアドレス バス２１
４上に、各アドレスに各納すべきビツトをデータ
バス２１７上に、そして論理“１”を導線２４
５上に伝送する。書込み動作の後、チヤネル選択
メモリ２４３の使用されるチヤネルと関連する各
位置は論理“１”を格納し、使用されないチヤネ
ルと関連する各位置は論理“０”を格納する。こ
れに加えて、ブロツク伝送チヤネルの１部のみが
使用される場合は、ブロツク伝送制御装置がラツ
チ２２６をリセツトする。従つて、ラツチ２２６
はORゲート２３５に論理“０”を加える。OR
ゲート２３５への他の入力はチヤネル選択メモリ
２４３のデータ出力端子に接続される。

データをデータ バツフア、例えば、データ
バツフア２０７から読出したいときは、カウンタ
２３２は先の例で説明のごとく、2.048メガヘル
ツ パルスの受信を開始する。カウンタ２３２は
これらパルスをカウントし数字位置３から７の所
に２進アドレス０から31の反復シーケンスを生成
する。カウンタ２３２の５個の最上位ビツトがこ
のアドレス シーケンスを生成するめに使用され
るため、導線２４６上に実質的に時分割多重回線
１５１上の８個のチヤネルと等しい期間のあい
だ、導線２４６上に各アドレスのシーケンスが存
在する。従つて、導線２４６に各アドレスが加え
られている期間各導線Ｇ１からＧ８に論理“１”
が加えられる。これらアドレスは導線２４６を介
してアドレス セレクタ２４４の第２の入力に接
続される。データ バツフア読出し動作の間、ブ
ロツク伝送制御装置２０６は導線２４５上に論理
“０”を伝送するが、アドレス セレクタ２４４
はこれに応答して、カウンタ２３２からのアドレ
スをチヤネル選択メモリ２４３のアドレス入力に
ゲートする。チヤネル選択メモリ２４３の読出し
制御端子はANDゲート２４７の出力に接続され
る。ANDゲート２４７の１つの入力端子はORゲ
ート２４８を介して読出しラツチ２１０及び２１
２のＱ出力端子に接続される。ANDゲート２４
７の他の入力端子は導線Ｇ１に接続される。従つ
て、読出しラツチ２１０ら２１２のいずれかがセ
ツト状態になると、ANDゲート２４７は導線Ｇ
１上の信号をチヤネル選択メモリ２４３の読出し
制御端子に伝送する。チヤネル選択メモリ２４３
は通信経路２４６上のアドレス及びその読出し制
御端子の所の論理“１”信号に応答してORゲー
ト２３５を介して指定位置に格納されたビツトを
ANDゲート２３４の１つの入力に伝送する。チ
ヤネル選択メモリ２３４のアクセスされた位置が
論理“１”を格納すると、ANDゲート２４３は
起動され、これによつて、導線Ｇ２上の論理
“１”がアドレス カウンタ２３６及び選択され
たデータ バツフアの読出し制御端子に運ばれ
る。これはアドレス カウンタ２３６によつて生
成されたアドレスを増分し、選択されたデータ
バツフア、例えば、データ バツフア２０７によ
る読出しを開始する。逆に、チヤネル選択メモリ
２４３のアクセスされた位置が論理“０”を格納
する場合は、ANDゲート２３４は導線Ｇ２上の
論理“１”をアドレス チヤネル２３６あるいは
選択されたデータ バツフア、例えば、データ
バツフア２０７の読出し制御端子に運ぶことがで
きない。この場合、データ バツフアからのデー
タバイトの読出しは行なわれず、アドレス カウ
ンタ２３６のデータの出力は変化しない。通信経
路２１９上に伝送されるデータ バイトはリンク
インタフエース回路１５２（第５図）に伝送さ
れ、ここでこれらはメツセージ スイツチ２５５
からの情報と組合せられる。リンク インタフエ
ース１５２は多重回路２５７を含むが、該回路は
ブロツク伝送装置２０１からの導線２１９上のブ
ロツク伝送チヤネル、ブロツク伝送装置２０１か
らの導線Ｇ３上の信号、及び導線２５１上のメツ
セージ スイツチ２５５からの制御チヤネルを受
信する。ブロツク伝送及び制御チヤネルはリンク
インタフエース１５２内のタイミング回路の動
作によつて同期化される。マルチプレクサ２５７
は、導線Ｇ３上の各論理“１”に応答して、導線
２１９からのブロツク伝送チヤネルをフレーム挿
入回路２９４にゲートする。逆に、マルチプレク
サ２５７は、導線Ｇ３上の論理“０”に応答して
導線２５１上の制御チヤネルをフレーム挿入回路
２９４にゲートする。

リンク インタフエース１５２（第５図）は受
信機２８２を含むが、これは、時分割多重回線１
５０を介して時分割多重スイツチ１０から直列に
伝送されたデータ語を受信し、この情報を導線２
８３上に直列に再伝送する。クロツク回復回路２
８４は導線２８３への接続によつて入りビツト流
を受信しこれから32.768メガヘルツ クロツク信
号を回復する。このクロツク信号はリンク イン
タフエース回路１５２、メツセージ スイツチ２
５５及びブロツク伝送装置２０１にタイミングを
提供するのに使用される。時分割多重スイツチ１
０を通じての伝送遅延に起因して、時分割多重回
線１５０上に受信される情報は時分割多重回線１
５１上に伝送される情報と必ずしもチヤネル同期
しない。時分割多重回線２１９，２５０及び２５
１上のデータ語間のチヤネル同期を達成するに
は、導線２８３上の入りデータ語を直接アクセス
メモリ回路２８７に緩衝する。導線２６３上の
データ語は直接アクセス メモリ２８７の書込み
アドレス発生器２８８によつて定義される位置に
書込まれる。書込アドレス発生器２８８はクロツ
ク回復回路２８４から2.048メガヘルツ クロツ
ク信号を受信し、これに応答して、導線２８３上
の入りデータ語と同期的に256書込みアドレスの
反復シーケンスを生成する。この2.048メガヘル
ツ クロツク信号はまた導線２５３を介してブロ
ツク伝送装置２０１にも伝送されるが、該装置２
０１はこの信号に応答して前述のごとく動作す
る。データ語は直接アクセス メモリ２８７から
読出され読出しアドレス発生器２８９によつて定
義されるメツセージ スイツチ２５５の各位置に
伝送されるが、該読出しアドレス発生器２８９は
256個のアドレスの反復シーケンスを生成する。
読出しアドレスはオフセツト回路２９０から受信
される情報から派生される。オフセツト回路２９
０は書込みアドレス発生器２８８によつて生成さ
れる書込みアドレスを受信し、これから所定の数
を引く。この引き算の結果は、次に、読出しアド
レス発生器２８９に伝送される。この方法によつ
て、読出しアドレス発生器２８９は読出しアドレ
スのシーケンスを生成するが、該読出しアドレス
は書込みアドレス発生器２８８によつて生成され
たアドレスの後の所定の数のアドレスである。本
実施態様においては、読出しアドレス発生器２８
９は書込みアドレス発生器２８８によつて生成さ
れたアドレスの後のフレームの約４分の１（64の
タイムスロツト）である。本実施態様において
は、この読出しアドレスはまたメツセージ スイ
ツチ２５５に伝送され該スイツチ２５５のタイミ
ングを後に詳細に説明する方法にて制御する。

これに加えて、読出しアドレス発生器２８９に
よつて生成された読出しアドレスはフレーム シ
ーケンス発生器２９３に伝送される。フレーム
シーケンス発生器９３はこれに応答して、チヤネ
ル当たり１ビツトの速度にてフレーム指示ビツト
のシーケンスを生成する。各チヤネルにおいて、
フレーム シーケンス発生器２９３によつて生成
されたビツトはフレーム挿入回路２９４に伝送さ
れるが、該回路はフレーム指示ビツトをそのチヤ
ネルのＧ−ビツト位置に置く。このフレーム指示
ビツトを含むデータ語は次に並列直列レジスタ２
９５及び駆動回路２９６を介して時分割多重スイ
ツチ１０の入力ポート６４に接続された時分割多
重回線１５１に伝送される。リンク インタフエ
ース１５２によつて受信される各データ語は時分
割多重スイツチ１０によつて生成及び伝送される
フレーム指示ビツトを含む。フレーム チエツカ
ー２９７は時分割多重スイツチ１０からの各々の
データ語の各々のフレーム指示ビツトを読出し、
時分割多重スイツチ１０とそれ自体の間の通信の
同期が保たれているかいないか判定する。同期が
保たれているときは、修正は行なわれないが、同
期が保たれてないきは、当技術において周知の方
法によつてクロツク回復回路２８４との通信によ
つて再フレーム指示が行われる。

制御分配装置 各々の制御タイムスロツトは時分割多重スイツ
チ１０（第１図）によつて入／出力ポート対64に
接続された時分割多重回線１５０及び１５１を介
して制御分配装置３１に伝送される。以下の説明
においては、任意の制御装置からの制御タイムス
ロツトは送信制御タイムスロツトと呼ばれ、一
方、任意の制御装置への制御タイムスロツトは受
信制御タイムスロツトと呼ばれる。制御チヤネル
をスイツチする制御分配装置３１のメツセージ
スイツチ２５５を第４図に詳細に示す。時分割多
重回線１５０上に受信される各制御語は並列にて
リンク インタフエース回路１５２からメツセー
ジ スイツチ入力回路１５３にその制御語と関連
する送信制御タイムスロツトにおいて伝送され
る。メツセージ スイツチ入力回路１５３に伝送
された各制御語のタイムスロツト信号は通信経路
１５４を介してタイミング回路１５５に実質的に
同時的に伝送される。こうして伝送されるタイム
スロツト信号はリンク インタフエース１５２の
読出しアドレス発生器２８９によつて生成され
る。メツセージ スイツチ入力回路１５３は基本
的に１個の入力ポート256個の出力ポートを持つ
デマルチプレクサである。メツセージ スイツチ
入力回路１５３の入力ポートの所で受信される
各々の制御語は通信経路１５４上に伝送されるタ
イムスロツト信号によつて定義される256個の出
力ポートの１個に伝送される。

本実施態様は31個のタイムスロツト交換装置、
例えば、装置１１及び１２を含むが、各装置は２
個の送信及び２個の受信制御タイムスロツトへの
アクセスを持つ。従つて、時分割多重回線２５０
上の入力回路に伝送される情報は最大62個の送信
制御タイムスロツトを含む。同様に、時分割多重
回線２５１は最大、62個の制御タイムスロツトを
マルチプレクサ２５７に運び戻す。メツセージ
スイツチ入力回路１５３は、こうして、62個の活
動出力ポートのみを必要とする。チヤネルがブロ
ツク伝送チヤネルと指定されているときは、メツ
セージ スイツチ２５５からの制御チヤネルをブ
ロツク伝送装置２０１からのブロツク伝送チヤネ
ルと正しく組合せるために、チヤネルが制御チヤ
ネルとして指定されることはない。本実施態様に
おいては、ブロツク伝送チヤネルはチヤネル３，
11，19，…251の反復シーケンスとして選択され
る。従つて、これらのチヤネルのどのチヤネルも
制御チヤネルとして指定されない。本実施態様に
おいては、チヤネル１，２，４−10，12−18，20
−26，28−34，44−５，52−58，60−66が制御チ
ヤネルとして使用される。タイムスロツトTS１
（チヤネル１）と関連するメツセージ スイツチ
入力回路１５３の出力ポートはバツフア レジス
タ１５８に接続され、タイムスロツトTS７１
（チヤネル71）と関連する出力ポートはバツフア
レジスタ１５９に接続される。類似のバツフア
レジスタが他の制御チヤネルの各々と関連す
る。送信制御タイムスロツトTS１と関連する制
御回路１８５は残りの61個の送信制御タイムスロ
ツトに対する制御回路と実質的に同一である。従
つて、TS１と関連する制御回路１８５について
のみ以下に詳細に説明する。バツフア レジスタ
１５８は先入れ先出しバツフア１６０のデータ入
力端子に接続されるが、該先入れ先出しバツフア
１６０はその書込み制御端子Ｗの所の論理“１”
パルスに応答して、バツフア レジスタ１５８の
内容を第１の記憶セルに書込む。先入れ先出しバ
ツフアの周知の原理に従がうと、第１の記憶セル
内に置かれた任意の情報は最後の未占拠の記憶セ
ルに“リプル”され、これはこの情報が先入れ先
出しバツフアから読出されるまで保持される。先
入れ先出しバツフア１６０はさらに読出し制御端
子Ｒを含む。この読出し制御端子Ｒの所の論理
“１”パルスに応答して、最後の記憶セルの内容
は先入れ先出しバツフアから伝送されバツフアの
全のてのセルの内容は出力に向つて１セルだけシ
フトされる。

前述したごとく、タイムスロツト交換装置、例
えば、装置１１からの各制御メツセージは開始文
字で開始し、終端文字で終端する。バツフア レ
ジスタ１５８の内容は連続的に開始比較器１６２
と終端比較器１６３に伝送される。開始比較器１
６２は比較回路及び開始文字を格納するレジスタ
を含む。バツフア レジスタ１５８の内容が格納
された開始文字と一致すると、開始比較器１６２
は論理“１”をフリツプフロツプ１６４のセツト
入力に伝送する。フリツプフロツプ１６４がセツ
ト状態になるたびに、これは、その論理“１”出
力端子上に論理“１”を生成するが、これは、
ANDゲート１６５に伝送され、ANDゲート１６
５の出力端子に先入れ先出しバツフア１６０の書
込み制御端子Ｗに接続される。ANDゲート１６
５の他の入力はタイミング回路１５５の端子ｔ２
に接続される。タイミング回路１５５は、タイム
スロツトTS２の期間に起こる時間t2のあいだに
フレーム当たり１パルスの速度にて起こる一連の
パルスを端子t2から伝送する。タイミング回路１
５５はワン アウト オブ ｎ復号器を含むが、
該復号器は通信経路１５４上に伝送されたタイム
スロツト信号を受信し論理“１”パルスを入りタ
イムスロツト信号に対応するその256個の出力端
子の１個に加える。タイムスロツトTS２の期間
に論理“１”パルスを受信するこれら端子の特定
の１つは、信号t2としてANDゲート１６５の入
力に伝送される。

バツフア レジスタ１５８内の開始文字が受信
されると、各フレームのタイムスロツトTS１に
おいて、新たな制御語がバツフア レジスタ１５
８内に置かれる。さらに、先入れ先出しバツフア
１６０の制御端子Ｗに伝送された各パルスt2は、
バツフア レジスタ１５８の内容を先入れ先出し
バツフア１６０の第１の記憶セル内に格納させ
る。この動作は、終端文字がバツフア レジスタ
１５８内に格納されるまで継続する。

終端比較器１６３は比較回路１６３及び終端文
字を格納するレジスタを含む。終端比較器１６３
はバツフア レジスタ１５８内に格納された文字
が終端比較器１６３内に格納された終端文字と一
致することが確認されると、論理“１”出力パル
スを生成する。この論理“１”出力パルスは遅延
装置１６６を介してフリツプフロツプ１６４のリ
セツト入力に伝送される。遅延装置１６６は論理
“１”パルスを１タイムスロツト以上の期間だけ
遅延する。論理“１”がフリツプフロツプ１６４
によつて受信されると、このフリツプフロツプは
リセツトし、その論理“１”出力端子に論理
“０”を加えるが、これはANDゲート１６５が先
入れ先出しバツフア１６０の制御端子Ｗにさらに
t2タイミング パルスを伝送するのを抑止する。

終端比較器１６３はレジスタ１５８内の終端文
字を検出すると、バス１６７を介してメツセージ
スイツチ制御装置１６８に標識信号を伝送す
る。この標識信号は先入れ先出しバツフア１６０
によつて全制御メツセージが受信されたことを定
義する。メツセージ スイツチ制御装置１６８は
制御回路、例えば、制御回路１８５からの各標識
信号に応答して、その制御メツセージを格納する
先入れ先出しバツフアから全制御メツセージを読
出す。本実施態様においは、メツセージ スイツ
チ制御装置１６８はこの読出し動作を読出すべき
制御チヤネルを含む先入れ先出しバツフアを定義
する６ビツト符号をワン アウト オブ64復号器
に伝送することによつて開する。ワン アウト
オブ64復号器１６９はメツセージ スイツチ制御
装置１６８からの６ビツト符号に応答して、論理
“１”を制御メツセージを格納する先入れ先出し
バツフアの読出し制御回路と関連するANDゲー
トに加える。本実施態様においては、先入れ先出
しバツフア１６０が制御メツセージを格納する。
従つて、ワン アウト オブ64復号器１６９に伝
送される６ビツト符号は先入れ先出しバツフア１
６０と関連するANDゲート１７０を定義する。
この６ビツト符号に応答して、ワン アウト オ
ブ64復号器１６９は論理“１”をANDゲート１
７０に伝送する。これに加えて、メツセージスイ
ツチ制御装置１６８は一連のパルスを２メガヘル
ツの速度でANDゲート１７０の他の入力に伝送
される。この一連の２メガヘルツ パルスは同時
に他の制御回路内の同等のANDゲートにも伝送
されることに注意されたい。ANDゲート１７０
は復号器１６９から論理“１”を受信しているた
め、この２メガヘルツ パルスはANDゲート１
７０によつて先入れ先出しバツフア１６０の読出
し制御端子Ｒに伝送される。これらパルスのそれ
ぞれに応答して、１つの制御語が先入れ先出しバ
ツフア１６０から読出され、バス１７６を介して
メツセージ スイツチ制御アドレス１６８に伝送
される。メツセージ スイツチ制御装置１６８は
バス１７６から受信される情報内に終端文字を検
出すると、２メガヘルツ パルスの伝送を終結す
る。メツセージ スイツチ制御装置１６８は１つ
のメモリ回路を含むが、これは、受信先入れ先出
しバツフア、例えばバツフア１６０及び１６１の
１つからの各々の制御語を格納するのに使用され
る。全制御メツセージが受信及び格納されると、
メツセージ スイツチ制御装置１６８はその制御
メツセージの着信先部分を読出し、その制御メツ
セージが中央制御装置３０に伝送されるべきもの
であるか、あるいは制御装置、例えば、装置１７
及び１８の１つに伝送されるべきであるかを調べ
る。制御メツセージの着信先部分が中央制御装置
３０を定義するときは、メツセージ スイツチ制
御装置１６８はその内部記憶装置から制御メツセ
ージを読出し、この制御メツセージを通信経路３
２を介して中央制御装置３０に伝送する。逆に、
着信先部分が１つの制御装置を定義するときは、
このメツセージ スイツチ制御装置１６８は定義
された制御装置と関連する特定の受信制御タイム
スロツトを計算する。この特定の受信制御タイム
スロツトはメツセージ スイツチ制御装置１６８
内に格納された翻訳テーブルから決定される。

本実施態様においてては、制御分配装置３１は
第２の複数の先入れ先出しバツフアを含む。この
第２の複数の先入れ先出しバツフアは各受信制御
チヤネルに対して１個の先入れ先出しバツフアを
含むが、ここでは、装置１７１及び１７２のみが
示される。先入れ先出しバツフア１７１及び１７
２は出力レジスタ１７３及び１７４の対応する１
つと関連する。各々の先入れ先出しバツフア及び
関連する出力レジスタは各々の制御メツセージに
よつて定義される着信先と関連する受信制御タイ
ムスロツト内の時分割多重スイツチ１０に制御語
を伝送するのに使用される。本実施態様において
は、先入れ先出しバツフア１６０からメツセージ
スイツチ制御装置１６８に伝送される制御メツ
セージはタイムスロツト７１（TS７１）を受信
制御タイムスロツトとして使用するモジユールに
向けられる。メツセージ スイツチ制御装置１６
８はワン アウト オブ64復号器１６９に先入れ
先出しバツフア１７１と関連する制御回路１８６
を定義する６ビツト符号を伝送する。ワン アウ
ト オブ64復号器１６９によつて生成される論理
“１”はANDゲート１７５に加えられるが、該ゲ
ートの出力端子は先入れ先出しバツフア１７１の
書込み制御端子Ｗに接続される。これに加えて、
メツセージスイツチ制御装置１６８は制御メツセ
ージの各制御語の読出しを開始し、これを先入れ
先出しバツフアの全て、例えば、バツフア１７１
及び１７２に共通に接続されたバス１７６に加え
る。実質的に、各制御語の先入れ先出しバツフア
への伝送と同時に、メツセージ スイツチ制御装
置１６８は論理“１”パルスをANDゲート１７
５及び他の各制御回路内の同等のANDゲートに
伝送する。ワン アウト オブ64復号器１６９か
ら論理“１”を受信するのはANDゲート１７５
のみであるため、ANDゲート１７５のみがメツ
セージ スイツチ制御装置１６８からの論理
“１”パルスをその関連する先入れ先出しバツフ
ア１７１の端子Ｗに引き渡す。先入れ先出しバツ
フア１７１はその書込み制御端子Ｗの所に受信さ
れる論理“１”パルスに応答してバス１７６上の
制御語をその入力記憶セルに書込む。前述したご
とく、これら制御語はバツフアの出力格納位置に
“リプル”される。先入れ先出しバツフア１７１
の読出し制御端子Ｒは、タイミング回路１５５が
信号t70を受信するようにタイミング回路１５５
に接続される。従つて、各タイムスロツトt70に
おいて、先入れ先出しバツフア１７１の最初の格
納位置内の制御語が出力レジスタ１７３に伝送さ
れる。

メツセージ スイツチ制御装置１６８はまた制
御メツセージ伝送機能の開始において、フリツプ
フロツプ１７７のセツト入力端子に開始信号を伝
送する。フリツプフロツプ１７７の論理“１”出
力はANDゲート１７８に加えられ、この出力端
子は出力レジスタ１７３のゲート制御端子に接続
される。これに加えて、ANDゲート１７８は１
つの入力として信号t71を受信する。従つて、フ
リツプフロツプ１７７がセツトされると、各信号
t71に応答して論理“１”パルス出力レジスタ１
７３に送られる。出力レジスタ１７３に伝送され
た各制御語はタイムスロツトTS７１の期間にt71
パルスに応答してメツセージ スイツチ出力回路
１７９に伝送される。フリツプフロツプ１７７の
セツトの前には、メツセージ スイツチ出力回路
１７９に信号はゲートされない。

先入れ先出しバツフア１７１から読出される各
制御語はまた終端比較回路１６３と概むね同一の
終端比較回路１８０の入力にも加えられる。終端
比較回路１８０が先入れ先出しバツフア１７１か
ら出力レジスタ１７３に現在伝送されている文字
が終端文字であることを検出すると、これは論理
“１”パルスを生成するが、この論理“１”パル
スは遅延回路１８１を介してフリツプフロツプ１
７７のリセツト端子に伝送される。遅延回路１８
１は終端比較回路１８０からの論理“１”パルス
を１タイムスロツト以上の期間遅延する。この方
法によつて、フリツプフロツプ１７７がリセツト
され、終端文字の伝送の後に出力レジスタ１７３
にさらにt71信号が伝送されるのが抑止される。

メツセージ出力回路１７９は256個の入力ポー
ト及び１個の出力ポートを持つマルチプレクサで
ある。前述の制御チヤネルと同一の同定を持つ62
個の入力ポートは各々がタイムスロツト出力レジ
スタ、例えば、レジスタ１７３及び１７４の１つ
と関連する。タイミング回路１５５からのタイム
スロツト カウント信号に応答して、メツセージ
スイツチ回路１７９は出力レジスタ、例えば、
レジスタ１７３及び１７４の１つからの制御語を
その出力ポートに伝送する。出力ポートは導線経
路２５１を介してリンクインタフエース回路１５
２のマルチプレクサ２５７に接続されるが、これ
は、前述のごとく動作し、制御チヤネルとブロツ
ク伝送チヤネルを組合せし、組合せの結果を時分
割多重スイツチ装置１０に伝送する。

中央制御装置３０はさらに制御装置、例えば、
装置１７及び１８に伝送されるべき制御メツセー
ジを生成する。中央制御装置３０によつて生成さ
れる各々の制御メツセージはその制御メツセージ
を受信する特定の制御装置を定義する着信先部を
持つ。制御メツセージは中央制御装置３０から通
信経路３２を介してメツセージ スイツチ制御装
置１６８に伝送される。メツセージ スイツチ制
御装置１６８は中央制御装置３０から受信される
各制御メツセージを格納し、そして、前述したご
とく、格納されたそれぞれの着信先部を読出し、
その制御メツセージが向けられている制御装置を
切る。メツセージ スイツチ制御装置１６８は中
央制御装置３０からの制御メツセージをそれが先
入れ先出しバツフア１６０及び１６１から受信さ
れた制御メツセージを伝送するのと同様の方法に
て伝送する。

リンク インタフエース１５２は組合せられた
制御チヤネル及びブロツク伝送チヤネルを時分割
多重回線１５１を介して時分割多重スイツチ装置
１０の入／出力ポート64に伝送する。時分割多重
スイツチ装置１０は制御メモリ２９内に格納され
た情報の制御下において動作し、各々の制御チヤ
ネルをその制御チヤネルと関連する出力ポートに
スイツチする。入力ポート６４の所のブロツク伝
送制御チヤネルは大容量情報伝送が起こらないか
ぎり出力ポートのどれにもスイツチされない。こ
の大容量伝送が起こると、中央制御装置３０は制
御情報を制御メモリ２９に伝送する、該制御情報
はポート６４の所のブロツク伝送チヤネルと情報
の各ブロツクを受信するために定義された出力ポ
ートの間の接続を定義する。時分割多重スイツチ
装置１０は次に各ブロツク伝送チヤネルを定義さ
れた出力ポートに接続されたタイムスロツト交換
装置、例えば、装置１１にスイツチする。

タイムスロツト交換装置 本実施態様に使用されるタイムスロツト交換装
置を説明した後に情報の大容量伝送について述べ
る。第３図はタイムスロツト交換装置１１とこれ
に関連する制御装置１７のブロツク図である。３
図の構成は全てのタイムスロツト交換装置とそれ
らの関連する制御装置を代表するものである。タ
イムスロツト交換装置１１は２個の時分割多重回
線、例えば、３０１及び３０２によつて関連する
回線装置のそれぞれに接続される。時分割多重回
線３０１及び３０２はそれぞれフレーム当り32個
のデータ語の割合で16ビツトのデータ語を両方向
に伝送する。ある回線装置からタイムスロツト交
換装置１１への各々の時分割多重回線はマルチプ
レクサ回路６０に接続される。マルチプレクサ回
路６０は８個の回線装置から出力信号を受信する
が、これら信号は形式変換され各125マイクロ秒
フレームに対して512チヤネルを持つ出力時分割
多重回線６２上に伝送される。さらに、マルチプ
レクサ装置６０は情報の入りチヤネルを直列から
並列形式に変換し、時分割多重回線６１上の任意
のチヤネルに伝送された情報は受信タイムスロツ
ト交換装置５０のその任意のチヤネルと関連する
記憶装置に格納される。

任意のデータ語が格納される特定の記憶位置は
タイムスロツト カウンタ５４によつて生成され
るタイムスロツト同定信号によつて定義される。
タイムスロツト カウンタ５４はタイムスロツト
当たり１個個のタイムスロツト同定の割合で512
個のタイムスロツト同定の反復シーケンスを生成
する。任意のデータ語が受信されるタイムスロツ
トの間に生成されるこの特定のタイムスロツト同
定は受信タイムスロツト交換装置５０内のそのデ
ータ語を格納する記憶位置を定義する。データ語
はまた受信タイムスロツト交換装置５０からもタ
イムスロツト当たり１データ語の割合で読出され
る。任意のタイムスロツト間に受信タイムスロツ
ト交換装置５０から読出されるべきデータ語の記
憶アドレスは制御RAM５５を読出すことによつ
て得られる。制御RAM５５はタイムスロツト当
たり１回の割合でタイムスロツトカウンタ５４か
らのタイムスロツト同定によつて定義されるアド
レスの所が読出され、こうして読出された量はそ
のタイムスロツトに対する読出しアドレスとして
受信タイムスロツト交換装置５０に伝送される。
受信タイムスロツト交換装置５０から受信された
データ語はタイムスロツト多重回線６８及びイン
タフエース装置６９を介して時分割多重スイツチ
に伝送される。時分割多重スイツチ装置１０から
のデータ語はインタフエース装置６９を介してタ
イムスロツト交換装置１１によつて受信され、こ
れらは時分割多重回線７０に加えられる。時分割
多重回線７０は送信タイムスロツト交換装置５３
に接続されるが、該装置５３は入りデータ語を制
御RAM５５からのアドレスによつて定義される
位置に格納する。データ語は送信タイムスロツト
交換送信５３のタイムスロツト カウンタ５４に
よつて定義されるアドレスから読出される。こう
して読出されたデータ語はデマルチプレクサ装置
６１を介して回線装置１９に伝送するために時分
割多重回線６３上に伝送される。デマルチプレク
サ６１は各々の時分割多重回線６３上に16ビツト
の512チヤネルを受信するが、これらチヤネルは、
通常、８個の回線装置、例えば、装置１９及び２
０に接続される。各タイムスロツト（チヤネル）
の期間に時分割多重回線６３に接続されるデマル
チプレクサ６１の特定の出力は制御RAM５５か
ら読出される制御語によつて定義される。ブロツ
ク伝送ない場合は、RAM５５からの制御語はデ
ータ語が回線装置、例えば、装置１９及び２０に
分配されるように、接続の反復シーケンスを定義
する。デマルチプレクサ６１の１つの出力は時分
割多重回線３０３を介してブロツク伝送受信機２
０２に接続される。情報のブロツク伝送が起こる
と、デマルチプレクサ６１がブロツク伝送チヤネ
ルをブロツク伝送受信機２０２に伝送するのに使
用される。制御RAM５５は各々の回路、例え
ば、送信タイムスロツト交換装置５３と関連する
複数の制御メモリとして実現することもできる。
制御メモリの具体的に構成は本発明に重要なこと
でなく、これはタイムスロツト交換装置１１内の
タイミング及び回路要件に依存するものである。
受信タイムスロツト交換装置５０、制御RAM５
５、タイムスロツトカウンタ５４及び送信タイム
スロツト交換装置５３によつて遂行されるタイム
スロツト交換装置の一般原理は当技術において周
知のものであり、ここでは、詳細な説明を行なわ
ない。タイムスロツト メモリからのデータ語の
読出し及びこれへの書込みのための１つの装置は
合衆国特許第4035584号、J.W.ラーツ（J.W.
Lurtz）によつて説明されている。

時分割多重回線６２上の各データ語は、前述し
たごとく、受信タイムスロツト交換装置５０内に
格納される。タイムスロツト交換装置５０内への
格納に加えて、タイムスロツト交換装置１１によ
つて受信された各々のデータ語の信号法部（ビツ
トＡからＧ）は制御装置１７（第３図）の一部で
ある信号プロセツサ６５に伝送される。信号プロ
セツサ６５はビツトＡからＧを受信して分析する
ことによつてプロセツサ６６のリアルタイム負荷
要性を軽減する。例えば、信号プロセツサ６５は
関連する加入者電話機のDC状態を示す各データ
語のＡビツトを分析して、加入者電話機オン フ
ツク状態になつたか、あるいは正当なダイアル
パルスが送信されたかを判定する。オン フツク
状態あるいはダイアル パルス検出されると、信
号プロセツサ６５はプロセツサ６６に情報が得ら
れたことを示す信号を伝送する。プロセツサ６６
は信号プロセツサ６５から情報を蓄積し、後に詳
述する交換システムの制御を行なう。

第３図の実施態様はまたデジタル サービス装
置６７を含むが、該装置は時分割多重回線６２上
に伝送される各々のデータ語のデータ部を受信す
る。デジタル サービス装置６７は主に加入者か
らの発信音を受信及び分析し、これらをチヤネル
回路３７によつてPCM形式に変し、PCM形式に
トーン及び信号を伝送するのに使用される。デジ
タル サービス装置６は時分割多重回線６２から
のデータ語のデータ部を受信するための少なくと
も65個の記憶位置を持つメモリ（図示なし）を含
む。時分割多重回線６２から読出された各々のデ
ータ語のデータ部はデジタル サービス装置６７
の制御RAM５５から読出されるアドレスによつ
て定義される位置に書込まれる。64個のチヤネル
のみデジタル サービス装置６７によつて使用さ
れるべき情報を有効に伝送できる。他の全てのチ
ヤネルのデータ語はデジタル サービス装置６７
の65番目の記憶位置に書込まれ、これらはここで
無視される。デジタル サービス装置６７はこう
して格納されたデータ語を読出し、どのような信
号が受信されているかを判定し、これら信号の同
定及び特性をプロセツサ６６に知らせる。プロセ
ツサ６６は受信信号に対していかなる動作を行う
べきかを決定する。

デジタル サービス装置６７はまた時分割多重
回線６３の特定の加入者電話機と関連するチヤネ
ルを介してトーンを加入者電話機に伝送する。こ
れらトーンは、PCM形式にて、受信側加入者と
関連するタイムスロツトにおいて、デジタル サ
ービス装置６７からゲート回路５１の第１入力ポ
ートに伝送される。ゲート回路５１の他の入力ポ
ートは送信タイムスロツト交換装置５３から読出
された各々のデータ語のデータ部を受信するよう
に接続される。ゲート制御ビツトが制御RAM５
５から読出され、各タイムスロツトにおいてゲー
ト回路５１に伝送され、これによつて、マルチプ
レクサ６１に伝送されるデータ部が送信タイムス
ロツト交換装置５３からのデータ部であるか、あ
るいはデジタル サービス回路６７からのデータ
部であるか定義される。本実施態様においては、
論理“１”ゲート ビツトはデジタル サービス
装置６７をそのデータ部の発信元であると定義
し、論理“０”は送信タイムスロツト交換装置５
３をその発信元と定義する。

PCM符号トーンをその関連する回線装置に伝
送するのに加えて、各々のタイムスロツト交換装
置はこれらトーンを時分割多重スイツチ装置１０
に向けて伝送できる。この機能は、後に詳細に説
明するごとく、発信側加入者に対する可聴呼出し
トーンが着信側加入者と関連するタイムスロツト
交換装置内で生成できることから可能となる。入
り時分割多重回線６２はゲート回路５２に１つの
入力として接続されるが、該回路５２は時分割多
重スイツチ装置１０に向けて伝送されるトーンの
挿入点である。ゲート回路５２の他方の入力はデ
ジタル サービス装置６７の出力端子に接続され
る。ゲート回路５２及びデジタル サービス装置
６７はゲート回路５１に関して先に説明の方法に
よつて動作し、トーンを時分割多重回線６２上の
時分割チヤネルのあらかじめ指定された１つに置
く。

時分割多重交換スイツチ１０に向けて伝送され
るべき任意のトーンのPCM符号信号は時分割多
重回線６２の同一チヤネルに置かれ、従つて、受
信タイムスロツト交換装置５０の同一のアドレス
可能位置に格納される。これらトーンを出多重回
線６８上の任意のチヤネルに加えるために、プロ
セツサ６６によつて制御RAM５５が制御され、
これによつて、そのチヤネルと関連するタイムス
ロツトにおいて、トーン格納アドレス可能位置の
読出しアドレスが生成される。例えば、可聴呼出
トーンが時分割多重回線６２のチヤネル512に置
かれ、この結果、これらが受信タイムスロツト交
換装置５０の512番目のアドレス可能位置に格納
される。タイムスロツト交換装置１１が任意のチ
ヤネルに可聴呼出しトーンを伝送しようとするた
びに、プロセツサ６６はアドレス512をその任意
のチヤネルと関連する制御RAM５５のタイムス
ロツト位置に置く。従つて、任意のチヤネルの発
生のたびに、可聴呼出し音のPCM信号を受信す
る。可聴呼出し音を終結したいときは、プロセツ
サ６６は制御RAM５５によつてその任意のチヤ
ネルと関連するタイムスロツト位置に格納された
アドレスを変更する。

本実施態様における制御情報交換の主モードは
制御メツセージを発信側タイムスロツト交換装置
から時分割多重スイツチ１０及び制御分配装置３
１、そして着信側タイムスロツト交換装置へと伝
送することから成る。通信の第２モードも使用さ
れるが、このモードにおいては、任意の呼に関す
る制御情報がその呼に対して当り当てられたタイ
ムスロツトを使用して、時分割多重スイツチ１０
を介して、発信側タイムスロツト交換装置から着
信側タイムスロツト交換装置に伝送される。本実
施態様においては、呼タイムスロツト内のデータ
語のＥビツトが第２モードの通信に使用される。
しかし、任意の全ての信号法ビツトをこの第２の
通信モードに使用できることに注意されたい。本
実施態様においては、Ｅビツトは通信経路連続性
チエツク及び信号に対する応答の２重の目的を果
たす。制御RAM５５は512個の記憶位置の各々
に１個のＥビツト位置を含む。呼の過程におい
て、プロセツサ６６はその呼と関連する制御
RAM５５の各々の記憶位置のＥ位置に格納され
る数字を制御する。制御RAM５５が受信タイム
スロツト交換装置５０から読出されるべきデータ
語を定義するアドレスを伝送すると、プロセツサ
６６は受信タイムスロツト交換装置５０内に格納
されたＥビツトと交換に時分割多重回線６８上に
格納されＥビツトを伝送する。これによつて、タ
イムスロツト交換装置間のＥビツト チヤネルを
使用して、メツセージを伝送することが可能とな
る。第３図の構成はさらにＥビツト累算器４８を
含むが、これは時分割多重回線７０上に受信され
る各データ語のＥビツトを受信する。これらＥビ
ツトはＥビツト累算器４８によつてＥビツト チ
エツク回路１９２に伝送される。Ｅビツト チエ
ツク回路１９２はプロセツサ６６からの導線１９
５上の命令に応答して、選択されたデータ語のＥ
ビツトに関連する出力信号をプロセツサ６６に伝
送する。例えば、通信経路確立の過程において、
プロセツサ６６はＥビツト チエツク回路１９２
に対して特定のチヤネルのＥビツト位置を調査
し、所定の期間内に論理“１”が受信されたか否
かをプロセツサ６６に通知するように命令する。
指定のチヤネル内に所定の期間内に論理“１”Ｅ
ビツトが発見されないときは、この事実を示す不
連続信号が導線１９３を介してプロセツサ６６に
伝送される。逆に、所定の期間内にＥビツト チ
エツク回路１９２によつてこの論理“１”が発見
されたときは、導線１９４を介してプロセツサ６
６に連続信号が伝送される。Ｅビツトチエツク回
路１９２はさらに各活動呼のＥビツトを調査す
る。活動呼のＥビツトが論理“０”になり、所定
の期間この状態にとどまると、上記の不連続信号
がその関連するプロセツサ６６に伝送される。不
連続信号を受信したプロセツサ６６は中央制御装
置３０にこの事実を示す制御メツセージを伝送す
る。

前述したごとく、インタフエース装置６９は時
分割多重回線６８からデータ語を受信し、これら
を時分割多重スイツチ装置１０に運び、また、時
分割多重スイツチ装置１０からデータ語を受信
し、これらを時分割多重回線７０上に伝送する。
時分割多重回線６８及び７０はデータ語を125マ
イクロ秒フレーム512個の速度にて運ぶ。時分割
多重回線１３から１６上では、データ語は125マ
イクロ秒フレームに256個の速度にて伝送される。
インタフエース装置６９はこのデータ速度の差異
を時分割多重回線１３に奇数の時分割多重回線６
８を持つ各チヤネルの同定を伝送し、時分割多重
回線１４に偶数の時分割多重回線６８を持つ各チ
ヤネルの同定を伝送することによつて補正する。
さらに、インタフエース装置６９は、時分割多重
回線１５及び１６からのデータ語を時分割多重回
線１５からのデータ語が時分割多重回線７０の奇
数番号のチヤネルに伝送され、時分割多重回線１
６からのデータ語が偶数番号のチヤネルに伝送さ
れるように交互に伝送することによつて、時分割
多重回線１５及び１６上のデータ語を組合せる。
インタフエース装置６９はさらに、制御装置７か
らの制御語を時分割多重回線１３及び１４上の制
御チヤネルに伝送し、制御装置１７に対する制御
語を時分割多重回線１５及び１６の制御チヤネル
から受信する。インタフエース装置６９及びこの
動作に関しては前述のハーフア（Hafer）の特許
において詳細に説明されている。

ブロツク伝送の際のタイムスロツト交換装置 前述したごとく、大容量情報の伝送が起こる
と、中央制御装置３０はその情報を受信すること
になつている制御装置に32個のブロツク伝送チヤ
ネルの中の使用される特定のチヤネルを定義する
制御メツセージを伝送する。この制御メツセージ
は回線インタフエース装置６９によつて受信さ
れ、DMA装置５８の制御下において、メモリ５
７に格納される。プロセツサ６６は、つぎに、デ
ータ バス５９を介してメモリ５７から制御メツ
セージを読出す。前述したごとく、ブロツク伝送
チヤネルは時分割多重回線１５及び１６上のチヤ
ネル３，11，19，…251から成る。インタフエー
ス装置６９の動作によつて、時分割多重回線１５
からのブロツク伝送チヤネル内の情報は時分割多
重回線７０のチヤネル５，21，37，…501によつ
て運ばれる。同様に、時分割多重回線１６からの
ブロツク伝送チヤネル内の情報は時分割多重回線
７０のチヤネル６，22，38，…52によつて運ばれ
る。プロセツサ６６は中央制御装置３０からの使
用すべきブロツク伝送チヤネルを同定する制御メ
ツセージに応答して、制御RAM５５に各々の使
用されるブロツク伝送チヤネルからの情報を格納
する送信タイムスロツト交換装置５３内の位置を
定義する情報を書込む。本実施態様においては、
全てのブロツク伝送チヤネルが使用されるとき
は、これらチヤネル内の情報は送信タイムスロツ
ト交換装置５３の記憶位置のシーケンス７，23，
39，…503に順番に書込まれる。ある任意のブロ
ツク伝送チヤネルが使用されないときは、送信タ
イムスロツト交換装置５３内の対応する位置はブ
ロツク伝送動作に使用されない。例えば、ブロツ
ク伝送動作が時分割多重回線１５を使用するとき
は、この上のブロツク伝送チヤネル１９（時分割
多重回線７０上のチヤネル37）は使用されず、送
信タイムスロツト交換装置５３内の対応する記憶
位置、例えば39は、呼の完了などの他の目的に使
用できる。送信タイムスロツト交換装置５３の記
憶位置は順番に読出され、デマルチプレクサ装置
６１に通じる時分割多重回線６３上に伝送され
る。従つて、このブロツク伝送チヤネルは、時分
割多重回線６３上のチヤネルのシーケンス７，
23，39，…503を占拠する。デマルチプレクサ装
置６１は時分割多重回線６３上の情報を制御
RAM５５からの情報による制御下で複数の出力
ポートの１つに接続する。ブロツク伝送が存在し
ないときは、RAM５５からの情報はデータ語が
接続された回線装置、例えば、回線装置１９に分
配されるように接続の反復シーケンスを定義す
る。ブロツク伝送が起こると、プロセツサ６６は
RAM５５に、デマルチプレクサ装置６１を制御
し、時分割多重回線６３上の各ブロツク伝送チヤ
ネルを時分割多重回線３０３にゲートさせる制御
情報を格納する。時分割多重回線３０３はブロツ
ク伝送チヤネルをブロツク伝送受信機２０２に運
ぶが、該受信機は大容量伝送情報を受信し、これ
をメモリ５７に伝送し、ここに格納する。

ブロツク伝送受信機 ７図は大容量データ伝送におけるデータの各ブ
ロツクの形式を示す。各ブロツクは２バイトの開
始文字から始まり、これに伝送すべきデータブロ
ツクの長さを定義する２バイトが読く。本実施態
様においては、各ブロツク伝送は2Kバイトを含
むが、このうち８バイトは伝送の初期化に使用さ
れる。従つて、データブロツク長バイトは常に
2K−８バイト ブロツクを定義する。バイト５，
６，及び７はそれぞれブロツク伝送情報が書込ま
れるメモリ５７内の開アドレスの低位、中位及び
高位ビツトを定義する。このアドレス バイトの
次には未使用の１バイトがある。ブロツク伝送の
９番目のバイトから実際のブロツク伝送データが
開始し、データ ブロツクの残りがこれに読く。
第６図は制御装置１７のブロツク伝送受信機２０
２のブロツク図である。各制御装置、例えば、装
置１７及び１８のブロツク伝送受信機２０２は実
質的に同一の構造を持ち同一に動作する。制御装
置１７がブロツク伝送が起こることを示す制御メ
ツセージを受信すると、制御装置１７のプロセツ
サ６６は導線３０５を介して制御装置３０４を起
動する。制御装置３０４は、例えば、8743マイク
ロコンピユータ及びその関連するメモリ、並びに
入／出力インタフエース装置から成る。これに加
えて、32個のブロツク伝送チヤネルの全てを伝送
に使用するときは、プロセツサ６６はラツチ３０
６をセツトする。本説明においては、32個の全て
のブロツク伝送チヤネルが使用され、プロセツサ
６６がラツチ３０６をセツトするものと仮定され
る。32個のブロツク伝送チヤネルの一部のみが使
用される状況については後に説明する。ラツチ３
０６のＱ出力はORゲート３０７を介してANDゲ
ート３０８に１つの入力として接続される。
ANDゲート３０８の他の入力は導線３１２上に
フレーム当り32パルスの速度にて時分割多重回線
３０３上に伝送されるブロツク伝送チヤネルと同
期して一連のパルスを受信する。ANDゲート３
０８の出力は導線３１１を介して直列並列レジス
タ３０９のゲート端子及び先入れ先出し（FIFO）
バツフア３１０の書込み制御入力に接続される。
ラツチ３０６がセツトされ32個のブロツク伝送チ
ヤネルの全てが使用されていることが示される
と、このラツチの論理“１”出力はORゲート３
０７を介してANDゲート３０８を起動し導線３
１２上の一連のパルスを導線３１１に伝送する。
直列並列レジスタ３０９はそのデータ入力の所に
時分割多重回線３０３上を運ばれた一連の数字を
受信する。直列並列レジスタ３０９は導線３１１
上のそのゲート制御端子入力の所の各パルスに応
答して、ブロツク伝送チヤネルの８ビツト デー
タ部FIFO３１０に伝送する。同様に、FIFO３１
０は導線３１１上のパルスに応答して、直列並列
レジスタ３０９からの８ビツトを格納する。当技
術において周知のごとく、FIFOに格納された全
てのバイトはFIFOの出力レジスタ（図示なし）
に移動する。FIFO３１０はその出力レジスタに
データ バイトが存在するたびに導線３２３上に
論理“１”を生成する。

制御装置３０４はプロセツサ６６によつて起動
されると、DMA制御装置３１６の内部レジスタ
を解除し、モード レジスタ及びコマンド レジ
スタに制御装置３０４内に先に格納された情報を
ロードする。制御装置３０４もまた導線３２３上
に論理“１”が伝送されるのを待つ。導線３２３
上に論理“１”が受信されると、制御装置３０４
は導線３１４を介してFIFO３１０に読出しパル
スを伝送する。導線３１４上の読出しパルスに応
答して、FIFO３１０はその出力レジスタ内のバ
イトをバス３１５上に伝送する、これから該バイ
トは制御装置３０４によつて受信される。制御装
置３０４はFIFO３１０から読出されたバイトを
翻訳してそれが開始文字であるか判定する。第１
の開始文字が受信されると、制御装置３０４は第
２の開始文字を待つ。FIFO３１０から読出され
る次のバイトが第２の開始文字であるときは、制
御装置３０４はFIFO３１０から次に２バイトを
DAM制御装置３１６の語数カウント レジスタ
（図示なし）にロードする。一方、第２の開始文
字が、第１の開始文字の後のFIFO３１０からの
次のバイトとして受信されないときは、障害が発
生したことを示すメツセージが通信経路３０５を
介してプロセツサ６６に伝送される。同様に、制
御装置３０４は、制御装置３０４が起動された後
の所定の期間内に制御装置３０４によつて第１の
開始文字が受信されないときはプロセツサ６６に
障害メツセージを伝送する。

DAM制御装置３１６は、例えば、アドバンス
ドマイクロデバイス AM9500 フアミリー イ
ンタフエース マニユアル（Advanced
Microdevices AM6500 Family Int ertace
Manual）、著作権、1980年、において詳細に説
明されるアドバンスド マイクロデバイス
AM9517A マルチモード DMA制御装置を使
用する。以下の説明においては、情報及び制御信
号がDAM制御装置３１６に書込まれ、あるいは
これより読出される。この相互作用に関してはこ
こでは一般的な説明を行なうのみである。この相
互作用に関する詳細は当技術においては周知のこ
とである。語数バイトがDMA制御装置３１６に
格納されると、ブロツク伝送メツセージの次の３
バイトはブロツク伝送のための開始メモリ５７の
低位、中位、及び高位ビツトから成る。本実施態
様においては、メモリ５７内の個々の開始位置を
定義するのに24個のアドレス ビツトが必要であ
る。DMA制御装置３１６は、しかし、16個のア
ドレス ビツトを制御する能力しかもたない。従
つて、制御装置３０４は低位及び中位ビツトを
DMA制御装置３１６に書込み、次に、高位アド
レス バイトを外部レジスタ３１７に書込む。低
位及び中位アドレス バイトはデータ バス３１
５を介してFIFO３１０からレジスタ３１７に運
ばれる。同様に、高位アドレス バイトはデータ
バス３１５を介しFIFO３１０からレジスタ３
１７に運ばれる。FIFO３１０の出力の次のバイ
トは使用されない。しかし、これは制御装置３０
４によつてFIFO３１０の出力レジスタを解除す
るために読出される。さらに、制御装置３０４は
DMA制御装置３１６にFIFO３１０からメモリ
５７へのデータの伝送の開始を通告する。DMA
制御装置３１６は制御装置３０４からのこの通知
に応答してデータ バス３１５を介してアドレス
レジスタ３１８に中位アドレス バイトをロード
し、またアドレス バス３２０を介してアドレス
レジスタ３１９に低位アドレス、バイトをロー
ドする。DMA制御装置３１６は次に導線３２３
の状態を調査することによつてFIFO３１０の出
力レジスタが満杯になる時期を知る。出力レジス
タが満杯であることが示されるため、DMA制御
装置３１６はその中のデータ バイトをデータ
バス３１５を介してデータ レジスタ３２４にゲ
ートする。レジスタ３２１によつてそのバイトが
格納されると、DMA制御装置３１６は読出しパ
ルスを生成するが、該パルスはデータ レジスタ
３２４内のデータ バイト及びレジスタ３１７か
ら３１９内のアドレス バイトをバス５９を介し
てメモリ５７にゲートする。１つのバイトがメモ
リ５７に伝送されると、レジスタ３１９内の低位
アドレス ビツトがメモリ５７への次のバイトの
伝送に備えてDMA制御装置３１６によつて増分
される。FIFO３１０からデータ バイトの読出
しプロセス及びメモリアドレスの増分プロセスが
上述のように継続される。レジスタ３１９内の低
位アドレスビツトが全て１から全て０の状態に増
分されると、DMA制御装置３１６はその中に直
前のアドレス バイトよりも１大きい新たなアド
レス バイトを書込むことによつてアドレス レ
ジスタ３１８を増分する。このプロセスがメモリ
５７に伝送されたデータ バイトの数がDMA制
御装置３１内に格納される語数（2K−８）に等
しくなるまで継続される。これが等しくなると、
DMA制御装置は制御装置３０４に伝送が完了し
たことを通知する。制御装置３０４はこれに応答
して、プロセツサ６６に伝送の完了を通知し、開
始文字を探す状態に入る。制御装置３０４はこの
捜索状態にプロセツサ６６によつて停止される
か、あるいは開始文字を発見することなく所定の
期間が経過するまでとどまる。

上記の説明は32個のブロツク伝送チヤネルの全
てが使用されるときの大容量データ伝送の受信に
関するものである。本実施態様の動作は32個のブ
ロツク伝送チヤネルの１部のみが使用される場合
は、FIFO３１０このブロツク伝送を構成する情
報のみを受信するように変更される。大容量デー
タ伝送に32個のブロツク伝送チヤネルの１部のみ
が使用される場合は、ブロツク伝送チヤネルの内
容のＥビツト制御され、これらチヤネルの内容が
正当なブロツク伝送情報を表わすか否かを示すの
に使用される。タイムスロツト交換装置１１（第
３図）はマルチプレクサ回路２０３を含むが、該
回路の出力は時分割多重回線６３上の各チヤネル
のＥビツトの状態を制御する。制御RAM５５か
ら読出された情報による制御下において、マルチ
プレクサ回路２０３は送信タイムスロツト交換装
置５３から受信されるＥビツト、つまり、デマル
チプレクサ６１に伝送される各チヤネル内のプリ
セツト論理“１”あるいはプリセツト論理“０”
を運ぶ。ブロツク伝送が行なわれない通常の動作
においては、制御RAM５５はマルチプレクサ２
０３を制御することによつて送信タイムスロツト
交換装置５３からのＥビツトを各チヤネルに対す
るデマルチプレクサ６１にゲートする。情報のブ
ロツクを伝送するために32個のブロツク伝送チヤ
ネルの全てが使用される場合もこれと同じ状態が
起こる。しかし、ブロツク伝送チヤネルの一部の
みを使用してブロツク伝送が行なわれる場合は、
マルチプレクサ２０３によつて大容量情報伝送に
使用されるブロツク伝送チヤネルの各々に論理
“１”Ｅビツトが伝送される。これに加えて、情
報の伝送の一部として使用されない時分割多重回
線６３上のブロツク伝送チヤネル内のＥビツトは
論理“0'に制御される。時分割多重回線６３上に
伝送される他の全てのチヤネルに関しては、Ｅビ
ツトは変更されない。プロセツサ６６は中央制御
装置３０からの制御メツセージに応答して制御
RAM５５によつて格納された情報を制御して、
情報の伝送に使用されるブロツク伝送チヤネルの
各々のＥビツト位置に論理“１”を置き、使用さ
れないブロツク伝送チヤネルの各々のＥビツト位
置に論理“０”を置く。従つて、時分割多重回線
３０３上の“活動”ブロツク伝送チヤネルは論理
“１”Ｅビツトを含み、時分割多重回線３０３上
の“休止”ブロツク伝送チヤネルは論理“０”Ｅ
ビツトを含む。

ブロツク伝送受信機２０２（第６図）はＥビツ
トチエツク回路３２１を含む。Ｅビツト チエツ
ク回路３２１は時分割多重回線３０３上の各々の
入りチヤネルのＥビツトをチエツクし、導線３２
２上の論理“１”Ｅビツトを持つ各チヤネルに対
して論理“１”を伝送し、導線３２２上の論理
“０”Ｅビツトを持つ各チヤネルに対して論理
“０”を伝送する。導線３２２は第２の入力とし
てORゲート３０７に接続される。プロセツサ６
６はブロツク伝送チヤネルの一部のみが使用され
る各ブロツク伝送チヤネルの開始においラツチ３
０６をリセツトする。従つて、ORゲート３０７
はラツチ３０６から論理“０”を受信する。OR
ゲート３０７はこうしててANDゲート３０８に
論理“１”Ｅビツトを持つ各入りチヤネルに対し
て論理“１”を伝送し、論理“０”Ｅビツトを持
つ各入りチヤネルに対して論理“０”を伝送す
る。ORゲート３０７からANDゲート３０８に伝
送される複数の論理“０”は論理“０”Ｅビツト
を持つ入りチヤネルと同期的に起こる導線３１１
上のゲート パルスを削除するのに使用される。
つまり、直列並列レジスタ３０９内のデータ語が
ブロツク情報伝送の一部でないことを示す論理
“０”Ｅビツトを持つときは、導線３１１上にパ
ルスの伝送はない。しかし、そのチヤネルがブロ
ツク伝送情報を運ぶチヤネルであることを示す論
理“１”Ｅビツトを持つ各チヤネルは、前述と同
様の方法にて、直列並列レジスタからFIFO３１
０にゲートされる。FIFO３１０の読出し及びデ
ータ バイトのメモリ５７への伝送は、ブロツク
伝送チヤネルの全てが使用されるか、あるいは一
部のみが使用されるかに関係なく、先に説明した
方法に従つて行なわれる。

上記に説明の実施態様は単に本発明の原理を説
明するためのものであり、当業者にとつては、本
発明の精神及び範囲から逸脱することなく、他の
構成を設計することも可能である。例えば、前述
の実施態様においては、ブロツク伝送装置２０１
とメツセージ スイツチ２５５の両方がリンク
インタフエース１５２を介して時分割多重スイツ
チ装置１０の同じ入力に接続される。ブロツク伝
送装置２０１とメツセージ スイツチ２５５は、
本発明の範囲から逸脱することなく、異なるリン
ク インタフエース５２を介して時分割多重スイ
ツチ装置１０の入力ポートに各々接続することも
できる。