JPH0441785B2 - - Google Patents
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- JPH0441785B2 JPH0441785B2 JP59080018A JP8001884A JPH0441785B2 JP H0441785 B2 JPH0441785 B2 JP H0441785B2 JP 59080018 A JP59080018 A JP 59080018A JP 8001884 A JP8001884 A JP 8001884A JP H0441785 B2 JPH0441785 B2 JP H0441785B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- trigger
- channels
- edge
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier
- Y02P80/15—On-site combined power, heat or cool generation or distribution, e.g. combined heat and power [CHP] supply
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Polyoxymethylene Polymers And Polymers With Carbon-To-Carbon Bonds (AREA)
- Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
- Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Description
（産業上の利用分野）
本発明は複数の信号入力チヤンネルを有する多
現象オシロスコープに関し、特に複数入力信号の
状態の特定の組合せに応じてトリガ信号を発生し
複数入力信号の特定部分を選択観測し得る多現象
オシロスコープに関する。 （従来技術とその問題点） エレクトロニクスの分野において、オシロスコ
ープ及びデジタル・ロジツクアナライザは重要な
ツールになつてきている。オシロスコープはアナ
ログ信号を直視し且つ分析するための基本ツール
として長い間用いられているが、近年ロジツクア
ナライザがデジタル信号に対して同様な役割を担
うようになつてきた。しかし残念ながら、両装置
はそれぞれ欠点を有する。即ち、オシロスコープ
はスレシヨールド（閾値）でトリガされるので、
デジタル信号のアナログ的特性を観測するために
正確に所望の時点でトリガをかけて表示すること
はしばしば困難であり、ときには不可能であつ
た。他方、ロジツクアナライザは、正確にワード
の組合せを認知してトリガ動作を行なうことはで
きるが、ノイズ、ジツタ等のデジタル信号の実際
のアナログ的特性を観測することは下可能であつ
た。 （発明の目的） 従つて本発明は種々の組合せトリガ機能を有す
る多現象オシロスコープを提供することにある。 （発明の概要） 本発明は、オシロスコープの汎用波形観測機能
とロジツクアナライザの組合せトリガ機能とを結
合して新しい強力な電子ツールを作り出すもので
ある。本発明は、デジタルトリガ経路により複数
入力信号の任意のブール代数演算（AND，OR，
NOT）またはこれらのブール代数演算の組合せ
の結果としてトリガ出力信号を発生する即ち、時
間軸の起動を行なうことができる多ワードレコグ
ナザとして働く。更に、任意の入力信号に対し
て、閾値レベルで検知できるだけでなくエツジ
（トランジシヨン）で検知可能である。同期動作
が必要なときは、外部クツクを用いて付加的なト
リガクオリフイケーシヨン（条件付け）が行なえ
る。非同期、レベル検知動作においては可変トリ
ガフイルタを用いて狭いトリガパルスでトリガが
かかるのを禁止することができる。本発明はまた
入子トリ（nested triggering）機能を提供する。
この機能によれば、１つのブール代数演算結果に
応じてアーミング状態となし、次に続く他の独立
したブール代数演算結果の発生に応じてトリガ出
力信号を発生しアーミング状態を解除するもので
ある。 多チヤンネルのアナログ信号は、可視表示され
るため高性能のアナログ垂直増幅器により処理さ
れる。本発明の重要な点は、アナログ信号路とデ
ジタルトリガ信号路の遅延時間を整合させるため
に、各アナログチヤンネルの通常の信号路に直列
に一連のアナログ遅延線を設けている点にある。
これによりオシロスコープ本体に送られ可視表示
に用いられるアナログ信号と、これを用いてデジ
タル的に発生されたトリガ信号との時間的一致を
保証することができる。 （実施例） 第１図は、アナログ信号路１０及びデジタル信
号路５０を有する４チヤンネルオシロスコープ増
幅器を主として示した本発明の一実施例のブロツ
ク図である。アナログ信号路１０の４つの入力端
子CH１〜CH４（チヤンネル１〜４）は従来の
プローブが接続される。各入力信号はその後、減
衰器２０（例えばTTLやCMOS信号に対しては
５倍の減衰、ECL信号に対して無減衰）を通過
する。この信号はインピーダンス変換器３０によ
り、表示波形振幅選択のための可変減衰器４０に
送られると共に、トリガ比較器６０への入力信号
としてデジタル信号路５０へ送出される。アナロ
グ信号路１０は更にゲイン増幅器７０、位置制御
路８０、チヤンネル選択スイツチ９０、アナログ
遅延線１００及び出力チヤンネルスイツチ１１０
と続き、オシロスコープの本体１１５の可視表示
部１２０へ接続される。アナログ遅延線１００
は、アナログ信号がトリガ情報と時間的に一致し
てオシロスコープ本体１１５へ供給されるように
アナログ信号を遅延させるためのものである。 デジタル信号路５０では、ンピーダンス変換器
３０の出力信号が、閾値発生器１３０によつて独
立して設定される可変の閾値レベルと個別に比較
されてデジタル信号１４０1，１４０2，１４０3
１４０4を発生する。トリガ閾値発生器１３０の
閾値レベルは特定のロジツクフアミリー、例えば
TTLあるいはECLのためにプリセツトされ得る
ことに留意されたい。デジタル信号１４０1〜１
４０4は、４つの入力チヤンネルCH１〜CH４に
入力されるアナログ信号のデジタル的再構成に他
ならない。デジタル信号１４０1〜１４０4はブー
ル代数トリガ論理回路１５０、エツジ検出器１６
０、トリガフイルタ１７０、及び入子論理回路１
８０を通過してトリガ信号及びトリガ観測信号と
なる。 ブール代数論理回路１５０は、２つの同一の回
路１５０Ａ及び１５０Ｂにより構成され、２つの
独立したトリガ演算を行なう。この２つのトリガ
演算は夫々４ビツトの論理積（AND）演算であ
り、更にこの両出力の論理和（OR）演算が行な
われる。これらのトリガ演算は例えば次の如く操
作者によりプログラムされる。 Ａ＝１・２・３・４ Ｂ＝１・２＋３・４ (1) 出力ワードＡ及びＢは夫々信号線２４０及び２５
０を介してトリガフイルタ１７０を通過あるいは
バイパスする。トリガフイルタ１７０は、夫々演
算Ａ及びＢに対して遅延時間が一致して変化する
２個の同一構成のフイルタ１７０Ａ及び１７０Ｂ
を有する。トリガフイルタ１７０は、所定の時間
より短い演算ＡまたはＢの出力パルスを阻止する
ためのものである。ブール代数トリガ論理回路１
５０に並列に各快算Ａ及びＢに対する２個（計４
個）のエツジ検出器で構成されるエツジ検出器１
６０が設けられる。４個のエツジ検出器はすべ
て、立上り、立下りのいずれかのエツジを検出す
る能力を有する。演算Ａ及びＢの各々に対して２
個のエツジ検出器があり、各演算の第１のエツジ
検出器はその演算の第１の積をテストし、第２の
エツジ検出器はその演算の第２の積をテストす
る。任意の積（AND演算）に対して、１つのエ
ツジ検知チヤンネルが存在し得る。その積におけ
る残りのチヤンネル（使われている場合）はレベ
ル検知のみである。この積の総合トリガ演算は、
選択されたエツジ検知チヤンネルにトランジシヨ
ンが生じた時点にテストされるレベル検知チヤン
ネルのAND演算である。 外部クロツクトランジシヨンを用いてブール代
数トリガ論理回路１５０をクオリフアイすると
き、外部クロツクが外部クロツク論理回路２１０
を介してすべてのエツジ出器１６０に供給され
る。このモードではチヤンネルのエツジ検出は不
能になる。 次にフイルタを通過した演算Ａ及びＢと検出さ
れたエツジ情報とが入子論理回路１８０に供給さ
れる。この入力論理回路１８０により操作者は演
算ＡまたはＢを単独でトリガ動作に用いるか、あ
るいは演算Ａをトリガアーミング条件とし、演算
Ｂをトリガ条件としてトリガ動作に用いるかを選
択できる。 ブール代数トリガ演算Ａ及びＢの選択と同様、
操作者は垂直増幅器フロントパネル１９０により
各チヤンネルのトリガスイツチング閾値、表示振
幅、位置、入力インピーダンス、あるいは接地レ
ベル基準を独立に選択制御できる。フロントパネ
ル１９０には、外部クロツク論理回路２１０及び
エツジ検出器１６０により他のトリガクオリフイ
ケーシヨンが行なえる外部クロツク信号の入力端
子も設けられる。フロントパネル１９０には更に
入子トリガ論理回路１８０のアーミング状態のリ
セツトを行なうリセツト入力端子が設けられる。
トリガ信号は信号線１８５によりオシロスコープ
本体１１５へ送られると共に、操作者の利用に供
するために信号線２２０によりフロントパネル１
９０へ送られる。信号線２３０上のトリガ観測信
号は、可視表示部１２０上に付加的トレースを表
示して実際のデジタルトリガ信号をアナログ入力
信号と関連付けて観察するために出力チヤンネル
スイツチ１１０へ送られる。 次に第２乃至第４図を参照して第１図の各論理
ブロツクを詳細に説明する。 トリガ閾値発生器１３０ 第２Ａ図に示す如く、チヤンネル１乃至４に対
するトリガ閾値発生器１３０は夫々独立して閾値
デジタル・アナログ変換器（DAC）Ｕ１０２０，
Ｕ１０３０，Ｕ１０２２，Ｕ１０３２により構成
される。これらのDACはマイクロプロセツサ２
００からの１バイトのデータである信号BD０〜
BD７を含むバツフアされたデータバスにより制
御される。このデータバスは直列抵抗Ｒ２００，
Ｒ２０１，Ｒ２０２を通つて、信号FD０〜FD７
を含むフイルタデータバスとなる。信号BD０〜
BD７のコードは、トリガ閾値発生器１３０の所
望のアナログ閾値電圧に比例する２進数を表わ
す。フイルタデータパス上の信号変化が遅い場合
は、このトリガ閾値発生器１３０へのデータの書
込はウエイト・ステートを含む必要がある。制御
器２００により書込ストローブ線１〜
TRSH４に低レベル信号が与えられるとデータ
がDACにラツチされる。DACのアナログ出力電
圧範囲はOVから＋2.55Vである。この範囲は抵
抗分圧回路により比較器入出力端において−
0.48Vから＋0.48Vにシフトダウンされると共に、
ゲイン及びオフセツト調整が行なえるようにす
る。 トリガ比較器６０ チヤンネル１乃至４の比較器Ｕ２００，Ｕ２１
０，Ｕ２２０，Ｕ２３０は第２Ｂ図に示すとお
り、チヤンネル１乃至４のインピーダンス変換器
３０からのアナログ信号をECLレベルの相補デ
ジタル信号に変換する。これら比較器の反転出力
端子と負入力端子との間に接続された抵抗Ｒ２１
０，Ｒ２２０，Ｒ２２２，Ｒ２３０は正帰還を行
ない固定量のヒステリシスを生じさせる。比較器
６０の出力信号によりブール代数論理回路１５０
及びエツジ検出器１６０が駆動される。 ブール代数論理回路１５０ 第２Ｃ図に示されるようにブール代数論理回路
１５０は演算Ａ及び演算Ｂの２つの部分に分割さ
れる。各演算は、デジタル入力信号（第１図の１
４０1，１４０2，１４０3，１４０4）の各々に対
応する４ビツトの積を夫々２つ含む。この各積
は、積を構成するチヤンネルを選択する論理
（AND）ゲートＵ３００，Ｕ３０２，Ｕ３３２，
Ｕ３３０と、これらのチヤンネルがアクテイブハ
イかアクテイブローかを設定する排他的論理和
（EXOR）ゲートＵ４００，Ｕ４１０，Ｕ４２
０，Ｕ４３０とにより行なわれる。積を構成する
AND演算はEXORゲートの出力の負論理ワイヤ
ード・アンドにより行なわれる。これらのブール
代数論理ゲートＵ３００，Ｕ３０２，Ｕ３３２，
Ｕ３３０，Ｕ４００，Ｕ４１０，Ｕ４２０，Ｕ４
３０はマイクロプロセツサを含む制御回路２００
（第１図）からの32本のトリガ制御信号線により
制御される。 ブール代数論理ゲートＵ３００，Ｕ３０２，Ｕ
３３２，Ｕ３３０，Ｕ４００，Ｕ４１０，Ｕ４２
０，Ｕ４３０の制御に関しては幾つかの規則があ
る。即ち、ON信号線（1AXON，3BYON等）
は積に使われないチヤンネルに対して“低”でな
ければならない。信号線（1，
3BYINV等）は、その積の使用されるチヤンネ
ルの状態に応じて適切に処理しなければならな
い。ある積において何らかのチヤンネルが用いら
れていれば、その積の使用されていない（もしあ
れば）チヤンネル信号線は“低”に設定さ
れなければならない。その積が全く用いられない
場合、少なくとも１つの１つのチヤンネルの
INV信号線は“高”に設定されなければならな
い。またある積がエツジ検知であり、レベル検知
チヤンネルを全く含まない場合、その積の全チヤ
ンネルに対して信号線は“低”に設定され
なければならない。各積のワイヤード・アンドか
らゲートＵ４０２Ａ，Ｕ４１２Ａ，Ｕ４２２Ａ，
Ｕ４３２Ａへの経路では各演算における２つの積
がワイヤード・オアされて信号FNA及びFNB
（第１図、信号線２４０及び２５０のＡ及びＢ）
を発生する。これらは入子論理回路１８０（第４
図）へ接続される。これらの信号は演算結果が真
のとき“高”になる。 より良い理解のために、信号1AXON〜
4AXON，1AYON〜4AYON，1〜
4AXINV，1〜4及び演算Ｂに対
する同様の１組の信号の名称は以下の如き意味を
含むことに留意されたい。 −数字は関連する入力チヤンネルを示す。 −Ａ，Ｂは２つのブール代数トリガ演算を示す。 −Ｘはトリガ演算の第１の積を示す。 −Ｙはトリガ演算の第２の積（もしあるならば）
を示す。 −ONは、その信号が真のときそのチヤンネル信
号がトリガ演算に利用されることを示す。 −INVは、その信号が真のとき、トリガ演算に
利用されるそのチヤンネル信号を反転すること
を示す。 例えば、式(1)を例に挙げて説明すると、ブール
代数論理回路１５０の各信号の状態は次のように
なる。演算Ａは１つの積、演算Ｂは２つの積を含
むことを留意されたい。 演算Ａ＝１・２・３，４に対して
現象オシロスコープに関し、特に複数入力信号の
状態の特定の組合せに応じてトリガ信号を発生し
複数入力信号の特定部分を選択観測し得る多現象
オシロスコープに関する。 （従来技術とその問題点） エレクトロニクスの分野において、オシロスコ
ープ及びデジタル・ロジツクアナライザは重要な
ツールになつてきている。オシロスコープはアナ
ログ信号を直視し且つ分析するための基本ツール
として長い間用いられているが、近年ロジツクア
ナライザがデジタル信号に対して同様な役割を担
うようになつてきた。しかし残念ながら、両装置
はそれぞれ欠点を有する。即ち、オシロスコープ
はスレシヨールド（閾値）でトリガされるので、
デジタル信号のアナログ的特性を観測するために
正確に所望の時点でトリガをかけて表示すること
はしばしば困難であり、ときには不可能であつ
た。他方、ロジツクアナライザは、正確にワード
の組合せを認知してトリガ動作を行なうことはで
きるが、ノイズ、ジツタ等のデジタル信号の実際
のアナログ的特性を観測することは下可能であつ
た。 （発明の目的） 従つて本発明は種々の組合せトリガ機能を有す
る多現象オシロスコープを提供することにある。 （発明の概要） 本発明は、オシロスコープの汎用波形観測機能
とロジツクアナライザの組合せトリガ機能とを結
合して新しい強力な電子ツールを作り出すもので
ある。本発明は、デジタルトリガ経路により複数
入力信号の任意のブール代数演算（AND，OR，
NOT）またはこれらのブール代数演算の組合せ
の結果としてトリガ出力信号を発生する即ち、時
間軸の起動を行なうことができる多ワードレコグ
ナザとして働く。更に、任意の入力信号に対し
て、閾値レベルで検知できるだけでなくエツジ
（トランジシヨン）で検知可能である。同期動作
が必要なときは、外部クツクを用いて付加的なト
リガクオリフイケーシヨン（条件付け）が行なえ
る。非同期、レベル検知動作においては可変トリ
ガフイルタを用いて狭いトリガパルスでトリガが
かかるのを禁止することができる。本発明はまた
入子トリ（nested triggering）機能を提供する。
この機能によれば、１つのブール代数演算結果に
応じてアーミング状態となし、次に続く他の独立
したブール代数演算結果の発生に応じてトリガ出
力信号を発生しアーミング状態を解除するもので
ある。 多チヤンネルのアナログ信号は、可視表示され
るため高性能のアナログ垂直増幅器により処理さ
れる。本発明の重要な点は、アナログ信号路とデ
ジタルトリガ信号路の遅延時間を整合させるため
に、各アナログチヤンネルの通常の信号路に直列
に一連のアナログ遅延線を設けている点にある。
これによりオシロスコープ本体に送られ可視表示
に用いられるアナログ信号と、これを用いてデジ
タル的に発生されたトリガ信号との時間的一致を
保証することができる。 （実施例） 第１図は、アナログ信号路１０及びデジタル信
号路５０を有する４チヤンネルオシロスコープ増
幅器を主として示した本発明の一実施例のブロツ
ク図である。アナログ信号路１０の４つの入力端
子CH１〜CH４（チヤンネル１〜４）は従来の
プローブが接続される。各入力信号はその後、減
衰器２０（例えばTTLやCMOS信号に対しては
５倍の減衰、ECL信号に対して無減衰）を通過
する。この信号はインピーダンス変換器３０によ
り、表示波形振幅選択のための可変減衰器４０に
送られると共に、トリガ比較器６０への入力信号
としてデジタル信号路５０へ送出される。アナロ
グ信号路１０は更にゲイン増幅器７０、位置制御
路８０、チヤンネル選択スイツチ９０、アナログ
遅延線１００及び出力チヤンネルスイツチ１１０
と続き、オシロスコープの本体１１５の可視表示
部１２０へ接続される。アナログ遅延線１００
は、アナログ信号がトリガ情報と時間的に一致し
てオシロスコープ本体１１５へ供給されるように
アナログ信号を遅延させるためのものである。 デジタル信号路５０では、ンピーダンス変換器
３０の出力信号が、閾値発生器１３０によつて独
立して設定される可変の閾値レベルと個別に比較
されてデジタル信号１４０1，１４０2，１４０3
１４０4を発生する。トリガ閾値発生器１３０の
閾値レベルは特定のロジツクフアミリー、例えば
TTLあるいはECLのためにプリセツトされ得る
ことに留意されたい。デジタル信号１４０1〜１
４０4は、４つの入力チヤンネルCH１〜CH４に
入力されるアナログ信号のデジタル的再構成に他
ならない。デジタル信号１４０1〜１４０4はブー
ル代数トリガ論理回路１５０、エツジ検出器１６
０、トリガフイルタ１７０、及び入子論理回路１
８０を通過してトリガ信号及びトリガ観測信号と
なる。 ブール代数論理回路１５０は、２つの同一の回
路１５０Ａ及び１５０Ｂにより構成され、２つの
独立したトリガ演算を行なう。この２つのトリガ
演算は夫々４ビツトの論理積（AND）演算であ
り、更にこの両出力の論理和（OR）演算が行な
われる。これらのトリガ演算は例えば次の如く操
作者によりプログラムされる。 Ａ＝１・２・３・４ Ｂ＝１・２＋３・４ (1) 出力ワードＡ及びＢは夫々信号線２４０及び２５
０を介してトリガフイルタ１７０を通過あるいは
バイパスする。トリガフイルタ１７０は、夫々演
算Ａ及びＢに対して遅延時間が一致して変化する
２個の同一構成のフイルタ１７０Ａ及び１７０Ｂ
を有する。トリガフイルタ１７０は、所定の時間
より短い演算ＡまたはＢの出力パルスを阻止する
ためのものである。ブール代数トリガ論理回路１
５０に並列に各快算Ａ及びＢに対する２個（計４
個）のエツジ検出器で構成されるエツジ検出器１
６０が設けられる。４個のエツジ検出器はすべ
て、立上り、立下りのいずれかのエツジを検出す
る能力を有する。演算Ａ及びＢの各々に対して２
個のエツジ検出器があり、各演算の第１のエツジ
検出器はその演算の第１の積をテストし、第２の
エツジ検出器はその演算の第２の積をテストす
る。任意の積（AND演算）に対して、１つのエ
ツジ検知チヤンネルが存在し得る。その積におけ
る残りのチヤンネル（使われている場合）はレベ
ル検知のみである。この積の総合トリガ演算は、
選択されたエツジ検知チヤンネルにトランジシヨ
ンが生じた時点にテストされるレベル検知チヤン
ネルのAND演算である。 外部クロツクトランジシヨンを用いてブール代
数トリガ論理回路１５０をクオリフアイすると
き、外部クロツクが外部クロツク論理回路２１０
を介してすべてのエツジ出器１６０に供給され
る。このモードではチヤンネルのエツジ検出は不
能になる。 次にフイルタを通過した演算Ａ及びＢと検出さ
れたエツジ情報とが入子論理回路１８０に供給さ
れる。この入力論理回路１８０により操作者は演
算ＡまたはＢを単独でトリガ動作に用いるか、あ
るいは演算Ａをトリガアーミング条件とし、演算
Ｂをトリガ条件としてトリガ動作に用いるかを選
択できる。 ブール代数トリガ演算Ａ及びＢの選択と同様、
操作者は垂直増幅器フロントパネル１９０により
各チヤンネルのトリガスイツチング閾値、表示振
幅、位置、入力インピーダンス、あるいは接地レ
ベル基準を独立に選択制御できる。フロントパネ
ル１９０には、外部クロツク論理回路２１０及び
エツジ検出器１６０により他のトリガクオリフイ
ケーシヨンが行なえる外部クロツク信号の入力端
子も設けられる。フロントパネル１９０には更に
入子トリガ論理回路１８０のアーミング状態のリ
セツトを行なうリセツト入力端子が設けられる。
トリガ信号は信号線１８５によりオシロスコープ
本体１１５へ送られると共に、操作者の利用に供
するために信号線２２０によりフロントパネル１
９０へ送られる。信号線２３０上のトリガ観測信
号は、可視表示部１２０上に付加的トレースを表
示して実際のデジタルトリガ信号をアナログ入力
信号と関連付けて観察するために出力チヤンネル
スイツチ１１０へ送られる。 次に第２乃至第４図を参照して第１図の各論理
ブロツクを詳細に説明する。 トリガ閾値発生器１３０ 第２Ａ図に示す如く、チヤンネル１乃至４に対
するトリガ閾値発生器１３０は夫々独立して閾値
デジタル・アナログ変換器（DAC）Ｕ１０２０，
Ｕ１０３０，Ｕ１０２２，Ｕ１０３２により構成
される。これらのDACはマイクロプロセツサ２
００からの１バイトのデータである信号BD０〜
BD７を含むバツフアされたデータバスにより制
御される。このデータバスは直列抵抗Ｒ２００，
Ｒ２０１，Ｒ２０２を通つて、信号FD０〜FD７
を含むフイルタデータバスとなる。信号BD０〜
BD７のコードは、トリガ閾値発生器１３０の所
望のアナログ閾値電圧に比例する２進数を表わ
す。フイルタデータパス上の信号変化が遅い場合
は、このトリガ閾値発生器１３０へのデータの書
込はウエイト・ステートを含む必要がある。制御
器２００により書込ストローブ線１〜
TRSH４に低レベル信号が与えられるとデータ
がDACにラツチされる。DACのアナログ出力電
圧範囲はOVから＋2.55Vである。この範囲は抵
抗分圧回路により比較器入出力端において−
0.48Vから＋0.48Vにシフトダウンされると共に、
ゲイン及びオフセツト調整が行なえるようにす
る。 トリガ比較器６０ チヤンネル１乃至４の比較器Ｕ２００，Ｕ２１
０，Ｕ２２０，Ｕ２３０は第２Ｂ図に示すとお
り、チヤンネル１乃至４のインピーダンス変換器
３０からのアナログ信号をECLレベルの相補デ
ジタル信号に変換する。これら比較器の反転出力
端子と負入力端子との間に接続された抵抗Ｒ２１
０，Ｒ２２０，Ｒ２２２，Ｒ２３０は正帰還を行
ない固定量のヒステリシスを生じさせる。比較器
６０の出力信号によりブール代数論理回路１５０
及びエツジ検出器１６０が駆動される。 ブール代数論理回路１５０ 第２Ｃ図に示されるようにブール代数論理回路
１５０は演算Ａ及び演算Ｂの２つの部分に分割さ
れる。各演算は、デジタル入力信号（第１図の１
４０1，１４０2，１４０3，１４０4）の各々に対
応する４ビツトの積を夫々２つ含む。この各積
は、積を構成するチヤンネルを選択する論理
（AND）ゲートＵ３００，Ｕ３０２，Ｕ３３２，
Ｕ３３０と、これらのチヤンネルがアクテイブハ
イかアクテイブローかを設定する排他的論理和
（EXOR）ゲートＵ４００，Ｕ４１０，Ｕ４２
０，Ｕ４３０とにより行なわれる。積を構成する
AND演算はEXORゲートの出力の負論理ワイヤ
ード・アンドにより行なわれる。これらのブール
代数論理ゲートＵ３００，Ｕ３０２，Ｕ３３２，
Ｕ３３０，Ｕ４００，Ｕ４１０，Ｕ４２０，Ｕ４
３０はマイクロプロセツサを含む制御回路２００
（第１図）からの32本のトリガ制御信号線により
制御される。 ブール代数論理ゲートＵ３００，Ｕ３０２，Ｕ
３３２，Ｕ３３０，Ｕ４００，Ｕ４１０，Ｕ４２
０，Ｕ４３０の制御に関しては幾つかの規則があ
る。即ち、ON信号線（1AXON，3BYON等）
は積に使われないチヤンネルに対して“低”でな
ければならない。信号線（1，
3BYINV等）は、その積の使用されるチヤンネ
ルの状態に応じて適切に処理しなければならな
い。ある積において何らかのチヤンネルが用いら
れていれば、その積の使用されていない（もしあ
れば）チヤンネル信号線は“低”に設定さ
れなければならない。その積が全く用いられない
場合、少なくとも１つの１つのチヤンネルの
INV信号線は“高”に設定されなければならな
い。またある積がエツジ検知であり、レベル検知
チヤンネルを全く含まない場合、その積の全チヤ
ンネルに対して信号線は“低”に設定され
なければならない。各積のワイヤード・アンドか
らゲートＵ４０２Ａ，Ｕ４１２Ａ，Ｕ４２２Ａ，
Ｕ４３２Ａへの経路では各演算における２つの積
がワイヤード・オアされて信号FNA及びFNB
（第１図、信号線２４０及び２５０のＡ及びＢ）
を発生する。これらは入子論理回路１８０（第４
図）へ接続される。これらの信号は演算結果が真
のとき“高”になる。 より良い理解のために、信号1AXON〜
4AXON，1AYON〜4AYON，1〜
4AXINV，1〜4及び演算Ｂに対
する同様の１組の信号の名称は以下の如き意味を
含むことに留意されたい。 −数字は関連する入力チヤンネルを示す。 −Ａ，Ｂは２つのブール代数トリガ演算を示す。 −Ｘはトリガ演算の第１の積を示す。 −Ｙはトリガ演算の第２の積（もしあるならば）
を示す。 −ONは、その信号が真のときそのチヤンネル信
号がトリガ演算に利用されることを示す。 −INVは、その信号が真のとき、トリガ演算に
利用されるそのチヤンネル信号を反転すること
を示す。 例えば、式(1)を例に挙げて説明すると、ブール
代数論理回路１５０の各信号の状態は次のように
なる。演算Ａは１つの積、演算Ｂは２つの積を含
むことを留意されたい。 演算Ａ＝１・２・３，４に対して
【表】
信号名にバーの付いたものは“低”のとき
真、“高”のとき偽である。)
真、“高”のとき偽である。)
【表】
【表】
トリガフイルタ１７０
第２Ｃ図に示されるように、演算Ａ及びＢトリ
ガフイルタ１７０Ａ及び１７０Ｂは独立かつ同一
のものであり、互いに追従する遅延量を有する。
１つの演算に対するトリガフイルタは、その演算
におけるブール代数論理回路１５０からのいずれ
かの積がエツジ検知チヤンネルを含むかまたはト
リガフイルタ１７０がターンオフされていると
き、動作しない。以演算Ａについて説明するが演
算Ｂについても同様である。演算Ａの両積がレベ
ル検知のみであり且つトリガフイルタ１７０がタ
ーンオンされていれば、エツジ検出器１６０から
の制御信号線STAX及びSTAY上の信号は“低”
であり、同様にエツジ検出器１６０からの制御信
号線及び上の信号は“高”
である。ゲートＵ５００Ａの出力信号はいずれか
の積が真になるまで“高”になつている。いずれ
かの積が真になつたときゲートＵ５００Ａの出力
はコンデンサＣ５０１及びトランジスタＱ５３２
の電流により決まる速さで“低”に変化し始め
る。この出力が閾値検出器Ｕ５００Ｄのスイツチ
ング閾値より低下すると直ちにＵ５００Ｄの出力
からの正帰還によりトランジシヨン（信号変化）
が加速され、ゲートＵ４０２Ｂ及びＵ４１２Ｂへ
正方向に変化する信号を送り、これらのゲートは
夫々ゲートＵ４０２Ａ及びＵ４１２Ａに負方向に
変化する信号を送る。この信号の負レベルはゲー
トＵ４０２ＡまたはＵ４１２Ａを動作可能にし、
その他方の入力端子に待機している信号を通過さ
せる。このトリガフイルタの原理は、ゲートＵ５
００Ａ上のコンデンサＣ５０１による遅延時間
が、積が真である時間を越えると、演算結果であ
るFNAは真にはならないということである。 両積が偽になると、即ち両積が“高”になる
と、ゲートＵ５００Ａの出力は高になり、急速に
コンデンサＣ５０１を充電し、次のサイクルに備
える。 トリガフイルタ１７０がフロントパネル１９０
からターンオフされると、エツジ検出器１６０か
らの信号線STAX及びSTAYは“高”になる。
これによりゲートＵ４０２Ａ及びＵ４１２Ａへ与
えられる“低”レベルはこれらのゲートを継続的
に動作可能にさせる。 デユアル２倍電流ミラー回路トランジスタＱ５
３２は、演算Ａ及びＢトリガフイルタ１７０Ａ及
び１７０Ｂへの１対のトラツキング直流電流源と
して働く。各電流源は抵抗Ｒ２３３を流れる電流
の２倍の大きさの出力電流を流す。即ちこの出力
電流はフロントパネルのポテンシヨメータＲ３９
により制御できる。トランジスタＱ５３２Ａ，
Ｂ，Ｅ，Ｄのベースエミツタ電圧はトランジスタ
Ｑ５３２Ｃにより設定される。全トランジスタは
単一の集積回路内でよくマツチしているのでこれ
らのコレクタ電流は等しいベースエミツタ電圧に
対して等きくなる。 エツジ検出器１６０ 第３Ａ乃至第３Ｃ図に示すように、４つの独立
したエツジ検出器１６０が設けられ、これらは
夫々ブール代数論理回路１５０の演算Ａ及びＢに
おける各積に対応する。以下、演算Ａの第１積に
ついてのみ説明するが、この説明は他のすべての
積についても同様に適用できる。チヤンネル１乃
至４のデジタル的に再構成された信号（CH１〜
CH４）及びこれらの相補信号１〜４がマ
ルチプレクサＵ３１０の入力端子に入力される。
積がエツジ検知チヤンネルを含むとき、制御信号
MENAXは“低”となりマルチプレクサを動作
可能にする。マルチプレクサ出力信号がプログラ
ムされたチヤンネルエツジに対応して負方向トラ
ンジシヨンを生成するよう、信号MS0AX，
MS1AX，MS2AXが適切なチヤンネル及び極性
を選択するため“高”または“低”となる。信号
MENAXは“低”であるから、NORゲートＵ８
００Ｂの出力信号は“低”となり、よつてAND
ゲートＵ７００Ｂの出力信号も“低”となる。信
号は“低”となり、第２図のトリガフ
イルタ１７０を動作不能にする。検出すべきトラ
ンジシヨンが起こる前に、マルチプレクサＵ３１
０の出力信号は“高”であり、NORゲートＵ４
０２Ｃの出力信号を“低”にしている。トランジ
シヨンが起こると、マルチプレクサＵ３１０の出
力信号は“低”になり、NORゲートＵ４０２Ｄ
の出力信号は、“高”レベルがNORゲートＵ４０
２Ｃの出力信号へ伝播するまでの瞬時の間“高”
になつた後“低”に戻る。このパルス幅は、
NORゲートＵ４０２Ｃの伝播遅延時間に直列抵
抗Ｒ４０４及びシヤントコンデンサＣ６００によ
る遅延時間を加算したものにより決まる。このパ
ルスは信号STAXとなり、第２図のトリガ演算
のレベル検知出力（もしあれば）をストロープし
て出力端子に出力させる。 マルチプレクサＵ３１０の出力信号が“高”に
なるとこの回路は初期状態に戻る。 外部クロツク回路が駆動されるときは、４個の
エツジ検出器すべてが同時に働く。このモードで
は、信号，，，
MENBYはすべて“高”、信号は
“低”となる。外部クロツク信号は信号
BEXTCLKで示される。信号BEXTCLKが
“高”になるとNORゲートＵ５１０Ａの出力信号
は“低”となりパルスSTAXを発生させ、信号
BEXTCLKの立下りエツジは上述の如く回路を
初期状態に戻す。 トリガフイルタ１７０がフロントパネル１９０
からスイツチＳ３９及びトランジスタＱ１０００
（第３Ｂ図）によりターンオフされると、信号
FILTER OFFが“高”になる。例えば、演算Ａ
がエツジ検知チヤンネルを全く含まず、外部クロ
ツクが使われていないとき、信号，
SYNCAYは“高”になる。このとき信号
FILTER OFFの“高”により、ANDゲートＵ
７００Ａ〜Ｄの出力信号は“高”になり、NOR
ゲートＵ４０２Ｃ及びＵ４１２Ｃの出力信号を強
制的に“低”にし、よつて信号STAX，STAY
は“高”になりトリガフイルタ１７０の動作を禁
止する。 ここで、信号等について、MENはそ
の信号がマルチプレクサ・イネーブル信号である
ことを示し、Ａはその信号がトリガ演算Ａ用であ
ることを示し、更にＸ及びＹは夫々その演算の第
１及び第２積に対応するものであることを示す。
従つて、トリガ演算の特定の積のチヤンネル信号
のいずれもエツジ検知として指定されていない場
合、その積の信号XXは偽（高）である。上
述の式(1)の演算Ａ及びＢに対しては、これらの信
号はすべて偽となりマルチプレクサ動作を禁止す
る。信号XXが“高”の間は、信号MS0AX，
MS1AX，2等は制御を行なつておらず、
対応するマルチプレクサはこれらを無視する。信
号0等の信号は、エツジ検知として選択さ
れたチヤンネルを指定し且つトリガオンに使われ
るエツジは立上りか立下りかを指定するものであ
る。 以下に挙げるエツジ検知トリガ動作の例を考え
る前に、エツジ検出器はブール代数論理回路１５
０と共働することを留意すべきである。エツジ検
出器１６０はエツジ検知チヤンネル情報を扱い、
ブール代数論理回路１５０はレベル検知チヤンネ
ル情報を扱う。 次のトリガ演算について考えることにする。 Ａ＝１・２・エツジ４ …(2) 即ち、トリガ演算Ａは、チヤンネル１信号が
“高”チヤンネル２信号が“低”で、且つチヤン
ネル４信号が“高”から“低”へ変化した（立下
りエツジ）とき真となる。式(2)に対して、ブール
代数論理回路１５０及びエツジ検出器１６０の信
号は次のように設定される。
ガフイルタ１７０Ａ及び１７０Ｂは独立かつ同一
のものであり、互いに追従する遅延量を有する。
１つの演算に対するトリガフイルタは、その演算
におけるブール代数論理回路１５０からのいずれ
かの積がエツジ検知チヤンネルを含むかまたはト
リガフイルタ１７０がターンオフされていると
き、動作しない。以演算Ａについて説明するが演
算Ｂについても同様である。演算Ａの両積がレベ
ル検知のみであり且つトリガフイルタ１７０がタ
ーンオンされていれば、エツジ検出器１６０から
の制御信号線STAX及びSTAY上の信号は“低”
であり、同様にエツジ検出器１６０からの制御信
号線及び上の信号は“高”
である。ゲートＵ５００Ａの出力信号はいずれか
の積が真になるまで“高”になつている。いずれ
かの積が真になつたときゲートＵ５００Ａの出力
はコンデンサＣ５０１及びトランジスタＱ５３２
の電流により決まる速さで“低”に変化し始め
る。この出力が閾値検出器Ｕ５００Ｄのスイツチ
ング閾値より低下すると直ちにＵ５００Ｄの出力
からの正帰還によりトランジシヨン（信号変化）
が加速され、ゲートＵ４０２Ｂ及びＵ４１２Ｂへ
正方向に変化する信号を送り、これらのゲートは
夫々ゲートＵ４０２Ａ及びＵ４１２Ａに負方向に
変化する信号を送る。この信号の負レベルはゲー
トＵ４０２ＡまたはＵ４１２Ａを動作可能にし、
その他方の入力端子に待機している信号を通過さ
せる。このトリガフイルタの原理は、ゲートＵ５
００Ａ上のコンデンサＣ５０１による遅延時間
が、積が真である時間を越えると、演算結果であ
るFNAは真にはならないということである。 両積が偽になると、即ち両積が“高”になる
と、ゲートＵ５００Ａの出力は高になり、急速に
コンデンサＣ５０１を充電し、次のサイクルに備
える。 トリガフイルタ１７０がフロントパネル１９０
からターンオフされると、エツジ検出器１６０か
らの信号線STAX及びSTAYは“高”になる。
これによりゲートＵ４０２Ａ及びＵ４１２Ａへ与
えられる“低”レベルはこれらのゲートを継続的
に動作可能にさせる。 デユアル２倍電流ミラー回路トランジスタＱ５
３２は、演算Ａ及びＢトリガフイルタ１７０Ａ及
び１７０Ｂへの１対のトラツキング直流電流源と
して働く。各電流源は抵抗Ｒ２３３を流れる電流
の２倍の大きさの出力電流を流す。即ちこの出力
電流はフロントパネルのポテンシヨメータＲ３９
により制御できる。トランジスタＱ５３２Ａ，
Ｂ，Ｅ，Ｄのベースエミツタ電圧はトランジスタ
Ｑ５３２Ｃにより設定される。全トランジスタは
単一の集積回路内でよくマツチしているのでこれ
らのコレクタ電流は等しいベースエミツタ電圧に
対して等きくなる。 エツジ検出器１６０ 第３Ａ乃至第３Ｃ図に示すように、４つの独立
したエツジ検出器１６０が設けられ、これらは
夫々ブール代数論理回路１５０の演算Ａ及びＢに
おける各積に対応する。以下、演算Ａの第１積に
ついてのみ説明するが、この説明は他のすべての
積についても同様に適用できる。チヤンネル１乃
至４のデジタル的に再構成された信号（CH１〜
CH４）及びこれらの相補信号１〜４がマ
ルチプレクサＵ３１０の入力端子に入力される。
積がエツジ検知チヤンネルを含むとき、制御信号
MENAXは“低”となりマルチプレクサを動作
可能にする。マルチプレクサ出力信号がプログラ
ムされたチヤンネルエツジに対応して負方向トラ
ンジシヨンを生成するよう、信号MS0AX，
MS1AX，MS2AXが適切なチヤンネル及び極性
を選択するため“高”または“低”となる。信号
MENAXは“低”であるから、NORゲートＵ８
００Ｂの出力信号は“低”となり、よつてAND
ゲートＵ７００Ｂの出力信号も“低”となる。信
号は“低”となり、第２図のトリガフ
イルタ１７０を動作不能にする。検出すべきトラ
ンジシヨンが起こる前に、マルチプレクサＵ３１
０の出力信号は“高”であり、NORゲートＵ４
０２Ｃの出力信号を“低”にしている。トランジ
シヨンが起こると、マルチプレクサＵ３１０の出
力信号は“低”になり、NORゲートＵ４０２Ｄ
の出力信号は、“高”レベルがNORゲートＵ４０
２Ｃの出力信号へ伝播するまでの瞬時の間“高”
になつた後“低”に戻る。このパルス幅は、
NORゲートＵ４０２Ｃの伝播遅延時間に直列抵
抗Ｒ４０４及びシヤントコンデンサＣ６００によ
る遅延時間を加算したものにより決まる。このパ
ルスは信号STAXとなり、第２図のトリガ演算
のレベル検知出力（もしあれば）をストロープし
て出力端子に出力させる。 マルチプレクサＵ３１０の出力信号が“高”に
なるとこの回路は初期状態に戻る。 外部クロツク回路が駆動されるときは、４個の
エツジ検出器すべてが同時に働く。このモードで
は、信号，，，
MENBYはすべて“高”、信号は
“低”となる。外部クロツク信号は信号
BEXTCLKで示される。信号BEXTCLKが
“高”になるとNORゲートＵ５１０Ａの出力信号
は“低”となりパルスSTAXを発生させ、信号
BEXTCLKの立下りエツジは上述の如く回路を
初期状態に戻す。 トリガフイルタ１７０がフロントパネル１９０
からスイツチＳ３９及びトランジスタＱ１０００
（第３Ｂ図）によりターンオフされると、信号
FILTER OFFが“高”になる。例えば、演算Ａ
がエツジ検知チヤンネルを全く含まず、外部クロ
ツクが使われていないとき、信号，
SYNCAYは“高”になる。このとき信号
FILTER OFFの“高”により、ANDゲートＵ
７００Ａ〜Ｄの出力信号は“高”になり、NOR
ゲートＵ４０２Ｃ及びＵ４１２Ｃの出力信号を強
制的に“低”にし、よつて信号STAX，STAY
は“高”になりトリガフイルタ１７０の動作を禁
止する。 ここで、信号等について、MENはそ
の信号がマルチプレクサ・イネーブル信号である
ことを示し、Ａはその信号がトリガ演算Ａ用であ
ることを示し、更にＸ及びＹは夫々その演算の第
１及び第２積に対応するものであることを示す。
従つて、トリガ演算の特定の積のチヤンネル信号
のいずれもエツジ検知として指定されていない場
合、その積の信号XXは偽（高）である。上
述の式(1)の演算Ａ及びＢに対しては、これらの信
号はすべて偽となりマルチプレクサ動作を禁止す
る。信号XXが“高”の間は、信号MS0AX，
MS1AX，2等は制御を行なつておらず、
対応するマルチプレクサはこれらを無視する。信
号0等の信号は、エツジ検知として選択さ
れたチヤンネルを指定し且つトリガオンに使われ
るエツジは立上りか立下りかを指定するものであ
る。 以下に挙げるエツジ検知トリガ動作の例を考え
る前に、エツジ検出器はブール代数論理回路１５
０と共働することを留意すべきである。エツジ検
出器１６０はエツジ検知チヤンネル情報を扱い、
ブール代数論理回路１５０はレベル検知チヤンネ
ル情報を扱う。 次のトリガ演算について考えることにする。 Ａ＝１・２・エツジ４ …(2) 即ち、トリガ演算Ａは、チヤンネル１信号が
“高”チヤンネル２信号が“低”で、且つチヤン
ネル４信号が“高”から“低”へ変化した（立下
りエツジ）とき真となる。式(2)に対して、ブール
代数論理回路１５０及びエツジ検出器１６０の信
号は次のように設定される。
【表】
〓知
Claims (1)
- 【特許請求の範囲】 １ トリガ信号にて起動される時間軸に基づい
て、複数チヤンネルの入力信号をアナログ的に表
示する多現象オシロスコープにおいて、 夫々上記複数チヤンネルの入力信号を可変トリ
ガ閾値と比較して複数チヤンネルのデジタル入力
信号に変換する複数の比較器と、 該複数の比較器からの上記複数チヤンネルのデ
ジタル入力信号の複数の選択し得る所望論理演算
の少なくとも１つの成立を検出するブール代数論
理回路と、 上記複数チヤンネルのデジタル入力信号から任
意に選択された１つの信号の所望エツジを検出す
るエツジ検出器と、 上記ブール代数論理回路が上記所望論理演算か
ら選択された第１所望論理演算の成立を検出中
に、上記エツジ検出器の検出出力に応じて上記ト
リガ信号を発生する第１動作モード及び上記第１
所望論理演算の成立後に続いて第２論理演算の成
立を検出中に、上記エツジ検出器の検出出力に応
じて上記トリガ信号を出力する第２動作モードの
何れか一方の動作モードを選択可能な入子論理回
路とを具えることを特徴とする多現象オシロスコ
ープ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/487,398 US4585975A (en) | 1983-04-21 | 1983-04-21 | High speed Boolean logic trigger oscilloscope vertical amplifier with edge sensitivity and nested trigger |
| US487398 | 1983-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60133371A JPS60133371A (ja) | 1985-07-16 |
| JPH0441785B2 true JPH0441785B2 (ja) | 1992-07-09 |
Family
ID=23935572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59080018A Granted JPS60133371A (ja) | 1983-04-21 | 1984-04-20 | 多現象オシロスコープ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4585975A (ja) |
| JP (1) | JPS60133371A (ja) |
| DE (1) | DE3415004A1 (ja) |
| FR (1) | FR2544932B1 (ja) |
| GB (1) | GB2139058B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626177A (ja) * | 1985-07-03 | 1987-01-13 | Ando Electric Co Ltd | トリガ制御装置 |
| US4823076A (en) * | 1986-03-17 | 1989-04-18 | Tektronix, Inc. | Method and apparatus for triggering |
| JPS62273462A (ja) * | 1986-05-21 | 1987-11-27 | Kenwood Corp | オツシロスコ−プのトリガ方式 |
| US4802098A (en) * | 1987-04-03 | 1989-01-31 | Tektronix, Inc. | Digital bandpass oscilloscope |
| US4972138A (en) * | 1987-05-11 | 1990-11-20 | Hewlett Packard Co. | Oscilloscope-like user-interface for a logic analyzer |
| GB2224869A (en) * | 1988-11-07 | 1990-05-16 | Nicolet Instrument Corp | Digital comparator trigger signal |
| US5214784A (en) * | 1988-11-28 | 1993-05-25 | Tektronix, Inc. | Sequence of events detector for serial digital data which selectively outputs match signal in the series which defines detected sequence |
| US5336989A (en) * | 1991-09-19 | 1994-08-09 | Audio Presicion | AC mains test apparatus and method |
| US5471159A (en) * | 1992-09-18 | 1995-11-28 | Tektronix, Inc. | Setup or hold violation triggering |
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| EP0740161A3 (en) * | 1995-04-27 | 1998-07-29 | Fluke Corporation | Digital oscilloscope with trigger qualification based on pattern recognition |
| US6026350A (en) * | 1996-08-30 | 2000-02-15 | Hewlett Packard Company | Self-framing serial trigger for an oscilloscope or the like |
| US6052748A (en) * | 1997-03-18 | 2000-04-18 | Edwin A. Suominen | Analog reconstruction of asynchronously sampled signals from a digital signal processor |
| US6421619B1 (en) * | 1998-10-02 | 2002-07-16 | International Business Machines Corporation | Data processing system and method included within an oscilloscope for independently testing an input signal |
| US6694362B1 (en) * | 2000-01-03 | 2004-02-17 | Micromuse Inc. | Method and system for network event impact analysis and correlation with network administrators, management policies and procedures |
| US20050157654A1 (en) * | 2000-10-12 | 2005-07-21 | Farrell Craig A. | Apparatus and method for automated discovery and monitoring of relationships between network elements |
| US7383191B1 (en) | 2000-11-28 | 2008-06-03 | International Business Machines Corporation | Method and system for predicting causes of network service outages using time domain correlation |
| US6966015B2 (en) * | 2001-03-22 | 2005-11-15 | Micromuse, Ltd. | Method and system for reducing false alarms in network fault management systems |
| US6744739B2 (en) * | 2001-05-18 | 2004-06-01 | Micromuse Inc. | Method and system for determining network characteristics using routing protocols |
| US7043727B2 (en) * | 2001-06-08 | 2006-05-09 | Micromuse Ltd. | Method and system for efficient distribution of network event data |
| US7516208B1 (en) | 2001-07-20 | 2009-04-07 | International Business Machines Corporation | Event database management method and system for network event reporting system |
| US20050286685A1 (en) * | 2001-08-10 | 2005-12-29 | Nikola Vukovljak | System and method for testing multiple dial-up points in a communications network |
| US7363368B2 (en) | 2001-12-24 | 2008-04-22 | International Business Machines Corporation | System and method for transaction recording and playback |
| US7227349B2 (en) * | 2002-02-11 | 2007-06-05 | Tektronix, Inc. | Method and apparatus for the digital and analog triggering of a signal analysis device |
| US7305312B2 (en) * | 2005-01-10 | 2007-12-04 | Wavecrest Corporation | Method and apparatus for recording a real time signal |
| DE102005035473A1 (de) | 2005-07-28 | 2007-02-01 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und System zur digitalen Triggerung für Oszilloskope |
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