JPH0441846B2 - - Google Patents
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- JPH0441846B2 JPH0441846B2 JP59167480A JP16748084A JPH0441846B2 JP H0441846 B2 JPH0441846 B2 JP H0441846B2 JP 59167480 A JP59167480 A JP 59167480A JP 16748084 A JP16748084 A JP 16748084A JP H0441846 B2 JPH0441846 B2 JP H0441846B2
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- JP
- Japan
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- current
- fet
- mos
- voltage
- terminal
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- 238000001514 detection method Methods 0.000 claims description 23
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体回路に関し、特に相補型MOS
−FETで構成されたレベル検出回路に関するも
のである。
−FETで構成されたレベル検出回路に関するも
のである。
第１図は従来例に係るレベル検出回路の回路図
であり、この回路は、ドレイン電極が電圧源端子
Vccに、ゲート電極が入力端子INに、ソース電
極が接続点No1に接続されたエンハンスメント型
ＮチヤネルMOS−FET Qo1と、ドレイン電極が
接続点No1に、ゲート電極及びソース電極が
GNDに接続されたデイプリーシヨン型Ｎチヤネ
ルMOS−FET Qo2と、入力が接続点No2に、出
力端子OUTに接続されたインバータ１で構成さ
れている。
であり、この回路は、ドレイン電極が電圧源端子
Vccに、ゲート電極が入力端子INに、ソース電
極が接続点No1に接続されたエンハンスメント型
ＮチヤネルMOS−FET Qo1と、ドレイン電極が
接続点No1に、ゲート電極及びソース電極が
GNDに接続されたデイプリーシヨン型Ｎチヤネ
ルMOS−FET Qo2と、入力が接続点No2に、出
力端子OUTに接続されたインバータ１で構成さ
れている。
この回路の検出レベルは、MOS−FETのしき
い値電圧やインバータの論理しきい値電圧によつ
て定まるが、これらの電圧値はプロセス的にもバ
ラツキが多く、かつ経時的にも変化するので安定
したレベル検出が困難であつた。
い値電圧やインバータの論理しきい値電圧によつ
て定まるが、これらの電圧値はプロセス的にもバ
ラツキが多く、かつ経時的にも変化するので安定
したレベル検出が困難であつた。
本発明の目的は上記の点に鑑み提案されたもの
であり、MOS−FETのしきい値電圧等が変動し
ても検出レベルは変動せず、安定に動作するレベ
ル検出回路を提供することにある。
であり、MOS−FETのしきい値電圧等が変動し
ても検出レベルは変動せず、安定に動作するレベ
ル検出回路を提供することにある。
本発明によるレベル検出回路は、MOS−FET
で構成され第１の入力電圧を電流に変換する第１
の変換手段と、MOS−FETで構成され前記第１
の変換手段からの電流を入力とする第１の電流ミ
ラー回路と、MOS−FETで構成され第２の入力
電圧を電流に変換する第２の変換手段と、MOS
−FETで構成され前記第２の変換手段からの電
流を入力とする第２の電流ミラー回路と、MOS
−FETで構成され前記第２の電流ミラー回路か
らの電流を入力とする第３の電流ミラー回路と、
前記第１の電流ミラー回路の出力と前記第３の電
流ミラー回路の出力との接続路から取り出された
出力端子とを含むことを特徴とする。
で構成され第１の入力電圧を電流に変換する第１
の変換手段と、MOS−FETで構成され前記第１
の変換手段からの電流を入力とする第１の電流ミ
ラー回路と、MOS−FETで構成され第２の入力
電圧を電流に変換する第２の変換手段と、MOS
−FETで構成され前記第２の変換手段からの電
流を入力とする第２の電流ミラー回路と、MOS
−FETで構成され前記第２の電流ミラー回路か
らの電流を入力とする第３の電流ミラー回路と、
前記第１の電流ミラー回路の出力と前記第３の電
流ミラー回路の出力との接続路から取り出された
出力端子とを含むことを特徴とする。
以下図面を参照して本発明の実施例を説明す
る。第３図は本発明の実施例に係るレベル検出回
路の回路図であり、比較回路１１と定電圧発生回
路１２からなつている。
る。第３図は本発明の実施例に係るレベル検出回
路の回路図であり、比較回路１１と定電圧発生回
路１２からなつている。
比較回路１１はドレイン電極及びゲート電極が
接続点N11に、ソース電極が電圧源端子Vccに接
続されたＰチヤネルMOS−FET Q11と、ドレイ
ン電極が接続点N11に、ゲート電極が入力端子IN
に、ソース電極がGNDに接続されたＮチヤネル
MOS−FET Q12と、ドレイン電極が接続点N12
に、ゲート電極が接続点N11に、ソース電極が電
圧源端子Vccに接続されたＰチヤネルMOS−
FET Q13と、ドレイン電極が接続点N12に、ゲー
ト電極が定電圧端子Vrに、ソース電極がGNDに
接続されたＮチヤネルMOS−FET Q14とによつ
て構成されており、接続点N12と出力端子OUT
とは接続されている。
接続点N11に、ソース電極が電圧源端子Vccに接
続されたＰチヤネルMOS−FET Q11と、ドレイ
ン電極が接続点N11に、ゲート電極が入力端子IN
に、ソース電極がGNDに接続されたＮチヤネル
MOS−FET Q12と、ドレイン電極が接続点N12
に、ゲート電極が接続点N11に、ソース電極が電
圧源端子Vccに接続されたＰチヤネルMOS−
FET Q13と、ドレイン電極が接続点N12に、ゲー
ト電極が定電圧端子Vrに、ソース電極がGNDに
接続されたＮチヤネルMOS−FET Q14とによつ
て構成されており、接続点N12と出力端子OUT
とは接続されている。
定電圧発生回路１２はドレイン電極及びゲート
電極が接続点N13に、ソース電極が電圧源端子
Vccに接続されたＰチヤネルMOS−FET Q15と、
ドレイン電極が接続点N13に、ゲート電極が基準
電圧端子Vsに、ソース電極がGNDに接続された
ＮチヤネルMOS−FET Q16と、ドレイン電極が
接続点N14に、ゲート電極が接続点N14に、ソー
ス電極が電圧源端子Vccに接続されたＰチヤネル
MOS−FET Q17と、ドレイン電極及びゲート電
極が接続点N14に、ソース電極がGNDに接続さ
れたＮチヤネルMOS−FET Q18とによつて構成
されており、接続点N14と定電圧端子Vrとは接続
されている。この実施例ではgm（Q11）＝gm
（Q15）、gm（Q12）＝gm（Q16）、gm（Q13）＝gm
（Q17）、gm（Q14）＝gm（Q18）となるように設定し
ている。
電極が接続点N13に、ソース電極が電圧源端子
Vccに接続されたＰチヤネルMOS−FET Q15と、
ドレイン電極が接続点N13に、ゲート電極が基準
電圧端子Vsに、ソース電極がGNDに接続された
ＮチヤネルMOS−FET Q16と、ドレイン電極が
接続点N14に、ゲート電極が接続点N14に、ソー
ス電極が電圧源端子Vccに接続されたＰチヤネル
MOS−FET Q17と、ドレイン電極及びゲート電
極が接続点N14に、ソース電極がGNDに接続さ
れたＮチヤネルMOS−FET Q18とによつて構成
されており、接続点N14と定電圧端子Vrとは接続
されている。この実施例ではgm（Q11）＝gm
（Q15）、gm（Q12）＝gm（Q16）、gm（Q13）＝gm
（Q17）、gm（Q14）＝gm（Q18）となるように設定し
ている。
このように、MOS−FET Q12は入力電圧を電
流に変換し、MOS−FET Q16は基準電圧を電流
に変換する。入力電圧に応じた電流はMOS−
FET（Q11とQ13）でなる第１の電流ミラー回路に
入力され、基準電圧に応じた電流はMOS−FET
（Q15とQ17）でなる第２の電流ミラー回路に入力
される。この第２の電流ミラー回路からの電流が
MOS−FET（Q18とQ14）でなる第３の電流ミラ
ー回路に入力される。第１および第３の電流ミラ
ー回路の出力は接続され、その接続点から出力端
子OUTが取り出されている。
流に変換し、MOS−FET Q16は基準電圧を電流
に変換する。入力電圧に応じた電流はMOS−
FET（Q11とQ13）でなる第１の電流ミラー回路に
入力され、基準電圧に応じた電流はMOS−FET
（Q15とQ17）でなる第２の電流ミラー回路に入力
される。この第２の電流ミラー回路からの電流が
MOS−FET（Q18とQ14）でなる第３の電流ミラ
ー回路に入力される。第１および第３の電流ミラ
ー回路の出力は接続され、その接続点から出力端
子OUTが取り出されている。
第２図はこの場合の接続点N12すなわちOUT
の検知レベルの電位と、ＰチヤネルMOS−FET
Q13およびＮチヤネルMOS−FET Q14を流れる
電流との関係を示す図である。
の検知レベルの電位と、ＰチヤネルMOS−FET
Q13およびＮチヤネルMOS−FET Q14を流れる
電流との関係を示す図である。
次に第２図と第３図を参照しながら実施例の動
作を説明する。先ず定電圧発生回路１２である
が、Q16のゲート電極には基準電圧が印加されて
いるのでQ16にはある電流ｉが流れ、さらにQ15
にも同じ電流ｉが流れる。ここでQ15とQ17のゲ
ート電極及びソース電極は共通接続されているの
で飽和領域で動作する限りQ17にはｉ×〔gm
（Q17）／gm（Q15）〕なる電流が流れ、さらにQ18
にも同じ電流が流れる。ここで説明をわかりやす
くするためgm（Q15）＝gm（Q17）〔同様にgm（Q11）
＝gm（Q13）〕とする。従つてQ18にもQ16と同じ電
流ｉが流れていることになり、Q18のゲート電極
およびソース電極と共通に接続されているQ14に
も飽和領域で動作する限り電流ｉが流れることに
なる（第２図のQ14のカーブ参照）。一方の比較
回路１１であるが、Q12には入力端子INに印加さ
れた入力電圧に対応した電流i′が流れ、Q11にも
同じ電流i′が流れる。これでQ11とQ13もゲート電
極及びソース電極が共通接続されているので飽和
領域で動作する限りQ13にも電流i′が流れる。gm
（Q12）＝gm（Q16）とすると、入力電圧Vin＜基準
電圧Vsならばi′＜ｉ〔第２図のQ13（Vin＜Vs）と
Q14のカーブ参照〕となり、Q13（Vin＜Vs）と
Q14のカーブの交点：○であるところのLOWレベ
ルが出力端子OUTから出力される（出力端子電
圧は第２図の横軸）。一方入力電圧Vin＞基準電
圧Vsならばi′＞ｉ〔第２図のQ13（Vin＞Vs）とQ14
のカーブ参照〕となり、Q13（Vin＜Vs）とQ14の
カーブの交点：●であるところのHighレベルが
出力端子OUTから出力される。そして入力電圧
Vin＝基準電圧Vsならばi′＝ｉとなり、出力端子
電圧はLOWレベルからHighレベル若しくは
HighレベルからLOWレベルに遷移する間の電圧
である。つまりgm（Q11）＝gm（Q15）、gm（Q12）＝
gm（Q16）、gm（Q13）＝gm（Q17）、gm（Q14）＝gm
（Q18）ならば検出レベルは基準電圧と等しくな
り、かつ、この検出レベル値はMOS−FETのし
きい値電圧等に全く依存しない。なお検出レベル
を基準電圧よりも高く設定したいときにはgm
（Q14）＞gm（Q18）とすれば良いし、検出レベルを
基準電圧よりも低く設定したいときはgm（Q14）＜
gm（Q18）とすれば良い。またこの他にも対を成
すMOS−FETのgmを異なつた値に設定すること
に依り、検出レベルを任意の値に設定することも
できる。
作を説明する。先ず定電圧発生回路１２である
が、Q16のゲート電極には基準電圧が印加されて
いるのでQ16にはある電流ｉが流れ、さらにQ15
にも同じ電流ｉが流れる。ここでQ15とQ17のゲ
ート電極及びソース電極は共通接続されているの
で飽和領域で動作する限りQ17にはｉ×〔gm
（Q17）／gm（Q15）〕なる電流が流れ、さらにQ18
にも同じ電流が流れる。ここで説明をわかりやす
くするためgm（Q15）＝gm（Q17）〔同様にgm（Q11）
＝gm（Q13）〕とする。従つてQ18にもQ16と同じ電
流ｉが流れていることになり、Q18のゲート電極
およびソース電極と共通に接続されているQ14に
も飽和領域で動作する限り電流ｉが流れることに
なる（第２図のQ14のカーブ参照）。一方の比較
回路１１であるが、Q12には入力端子INに印加さ
れた入力電圧に対応した電流i′が流れ、Q11にも
同じ電流i′が流れる。これでQ11とQ13もゲート電
極及びソース電極が共通接続されているので飽和
領域で動作する限りQ13にも電流i′が流れる。gm
（Q12）＝gm（Q16）とすると、入力電圧Vin＜基準
電圧Vsならばi′＜ｉ〔第２図のQ13（Vin＜Vs）と
Q14のカーブ参照〕となり、Q13（Vin＜Vs）と
Q14のカーブの交点：○であるところのLOWレベ
ルが出力端子OUTから出力される（出力端子電
圧は第２図の横軸）。一方入力電圧Vin＞基準電
圧Vsならばi′＞ｉ〔第２図のQ13（Vin＞Vs）とQ14
のカーブ参照〕となり、Q13（Vin＜Vs）とQ14の
カーブの交点：●であるところのHighレベルが
出力端子OUTから出力される。そして入力電圧
Vin＝基準電圧Vsならばi′＝ｉとなり、出力端子
電圧はLOWレベルからHighレベル若しくは
HighレベルからLOWレベルに遷移する間の電圧
である。つまりgm（Q11）＝gm（Q15）、gm（Q12）＝
gm（Q16）、gm（Q13）＝gm（Q17）、gm（Q14）＝gm
（Q18）ならば検出レベルは基準電圧と等しくな
り、かつ、この検出レベル値はMOS−FETのし
きい値電圧等に全く依存しない。なお検出レベル
を基準電圧よりも高く設定したいときにはgm
（Q14）＞gm（Q18）とすれば良いし、検出レベルを
基準電圧よりも低く設定したいときはgm（Q14）＜
gm（Q18）とすれば良い。またこの他にも対を成
すMOS−FETのgmを異なつた値に設定すること
に依り、検出レベルを任意の値に設定することも
できる。
第４図は本発明の第二の実施例に係るレベル検
出回路である。８図に示した第一の実施例と同一
の素子等には同一符号を記してある。この回路の
構成は第１の実施例の回路に２つのＰチヤネル
MOS−FET（Q19，Q22）と４つのＮチヤネル
MOS−FET（Q20，Q21，Q23，Q24）を付加して
いる。次にこれらの接続関係を説明する。Q19
は、ドレイン電極が接続点N11に、ゲート電極が
制御信号端子Ｃに、ソース電極が電圧源端子Vcc
に接続されている。Q20は、Q12のソース電極と
GND間に接続され、ゲート電極は制御信号端子
Ｃに接続されている。Q21はQ14のソース電極と
GND間に接続され、ゲート電極は電圧源端子
Vccに接続されている。Q22は、ドレイン電極が
接続点N14に、ゲート電極が制御信号端子Ｃに、
ソース電極が電圧源端子Vccに接続されている。
Q23とQ24は、Q16のソース電極とGND間及びQ18
のソース電極とGND間にそれぞれ接続され、且
つ制御信号端子Ｃにゲート電極が接続されてい
る。
出回路である。８図に示した第一の実施例と同一
の素子等には同一符号を記してある。この回路の
構成は第１の実施例の回路に２つのＰチヤネル
MOS−FET（Q19，Q22）と４つのＮチヤネル
MOS−FET（Q20，Q21，Q23，Q24）を付加して
いる。次にこれらの接続関係を説明する。Q19
は、ドレイン電極が接続点N11に、ゲート電極が
制御信号端子Ｃに、ソース電極が電圧源端子Vcc
に接続されている。Q20は、Q12のソース電極と
GND間に接続され、ゲート電極は制御信号端子
Ｃに接続されている。Q21はQ14のソース電極と
GND間に接続され、ゲート電極は電圧源端子
Vccに接続されている。Q22は、ドレイン電極が
接続点N14に、ゲート電極が制御信号端子Ｃに、
ソース電極が電圧源端子Vccに接続されている。
Q23とQ24は、Q16のソース電極とGND間及びQ18
のソース電極とGND間にそれぞれ接続され、且
つ制御信号端子Ｃにゲート電極が接続されてい
る。
この回路によればスタンバイ状態（制御信号端
子電圧ＣをLOWとする）での貫通電流を遮断す
ると共に、出力端子OUTの電位をGND電位に固
定することが可能となる。
子電圧ＣをLOWとする）での貫通電流を遮断す
ると共に、出力端子OUTの電位をGND電位に固
定することが可能となる。
そしてgm（Q12）≪gm（Q20）、gm（Q14）≪gm
（Q21）、gm（Q18）≪gm（Q24）、gm（Q16）≪gm
（Q23）となるように設定すれば、動作状態での
Q20，Q21，Q23及びQ24の存在はほとんど無視す
ることができ、その検出レベルは第一の実施例と
ほとんど等しい値となる。
（Q21）、gm（Q18）≪gm（Q24）、gm（Q16）≪gm
（Q23）となるように設定すれば、動作状態での
Q20，Q21，Q23及びQ24の存在はほとんど無視す
ることができ、その検出レベルは第一の実施例と
ほとんど等しい値となる。
以上のように本発明によればMOS−FETのし
きい値電圧等が変動しても検出レベルは変動せ
ず、安定に動作するレベル検出回路を実現するこ
とができる。
きい値電圧等が変動しても検出レベルは変動せ
ず、安定に動作するレベル検出回路を実現するこ
とができる。
第１図は従来例に係るレベル検出回路の回路
図、第２図は本発明の実施例に係るレベル検出回
路の特性を示す図、第３図は本発明の第１の実施
例に係るレベル検出回路の回路図、第４図は本発
明の第２の実施例に係るレベル検出回路の回路図
である。 IN……入力端子、OUT……出力端子、Vr……
定電圧端子、Vs……基準電圧端子、Ｃ……制御
信号端子、Vcc……電圧源端子、１……インバー
タ、１１……比較回路、１２……定電圧発生回
路、Qo1，Q12，Q14，Q16，Q20，Q21，Q23，Q24
……ＮチヤネルMOS−FET、Qo2……デイプリ
ーシヨン型ＮチヤネルMOS−FET、Q11，Q13，
Q15，Q17，Q19，Q22……ＰチヤネルMOS−
FET。
図、第２図は本発明の実施例に係るレベル検出回
路の特性を示す図、第３図は本発明の第１の実施
例に係るレベル検出回路の回路図、第４図は本発
明の第２の実施例に係るレベル検出回路の回路図
である。 IN……入力端子、OUT……出力端子、Vr……
定電圧端子、Vs……基準電圧端子、Ｃ……制御
信号端子、Vcc……電圧源端子、１……インバー
タ、１１……比較回路、１２……定電圧発生回
路、Qo1，Q12，Q14，Q16，Q20，Q21，Q23，Q24
……ＮチヤネルMOS−FET、Qo2……デイプリ
ーシヨン型ＮチヤネルMOS−FET、Q11，Q13，
Q15，Q17，Q19，Q22……ＰチヤネルMOS−
FET。
Claims (1)
- １ MOS−FETで構成され第１の入力電圧を電
流に変換する第１の変換手段と、MOS−FETで
構成され前記第１の変換手段からの電流を入力と
する第１の電流ミラー回路と、MOS−FETで構
成され第２の入力電圧を電流に変換する第２の変
換手段と、MOS−FETで構成され前記第２の変
換手段からの電流を入力とする第２の電流ミラー
回路と、MOS−FETで構成され前記第２の電流
ミラー回路からの電流を入力とする第３の電流ミ
ラー回路と、前記第１の電流ミラー回路の出力と
前記第３の電流ミラー回路の出力との接続路から
取り出された出力端子とを含むことを特徴とする
レベル検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167480A JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
| EP85305677A EP0174736B1 (en) | 1984-08-10 | 1985-08-09 | Circuit for detecting level of input voltage |
| DE8585305677T DE3574502D1 (de) | 1984-08-10 | 1985-08-09 | Schaltung zum nachweis des niveaus einer eingangsspannung. |
| US06/764,919 US4749880A (en) | 1984-08-10 | 1985-08-12 | Circuit for detecting level of input voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167480A JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146613A JPS6146613A (ja) | 1986-03-06 |
| JPH0441846B2 true JPH0441846B2 (ja) | 1992-07-09 |
Family
ID=15850461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167480A Granted JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4749880A (ja) |
| EP (1) | EP0174736B1 (ja) |
| JP (1) | JPS6146613A (ja) |
| DE (1) | DE3574502D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0639782B2 (ja) * | 1987-01-20 | 1994-05-25 | 調和工業株式会社 | 起振機 |
| JP2754550B2 (ja) * | 1988-01-18 | 1998-05-20 | ソニー株式会社 | レベル変換回路 |
| US4980792A (en) * | 1988-02-02 | 1990-12-25 | National Semiconductor Corporation | BiCMOS power transition circuit |
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