JPS6146613A - レベル検出回路 - Google Patents
レベル検出回路Info
- Publication number
- JPS6146613A JPS6146613A JP59167480A JP16748084A JPS6146613A JP S6146613 A JPS6146613 A JP S6146613A JP 59167480 A JP59167480 A JP 59167480A JP 16748084 A JP16748084 A JP 16748084A JP S6146613 A JPS6146613 A JP S6146613A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- mos
- connection point
- electrode
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体回路に関し、特に相補型ＭＯ８−ＦＥＴ
で構成されたレベル検出回路に関するものである。
で構成されたレベル検出回路に関するものである。
第１図は従来例に係るレベル検出回路の回路図であり、
この回路は、ドレイン電極が電圧源端子（ｖｃｃ）に、
ゲート電極が入力端子（ＩＮ）に、ソース電極が接続点
（Ｎｅｔ ）に接続されたエンハンスメソト型Ｎチャネ
ルＭＯ８−ＦＥＴ （Ｑｏｓ ）と、ドレイン電極が接
続点（Ｎｏ１）に、ゲート電極及びソース電極がα山に
接続されたディプリーション型ＮチャへネルＭＯ８−Ｆ
ＥＴ （ＱＯ２）と、入力が接続点（ＮＯ２）に、出力
が出力端子（ＯＵＴ ）に接続されたインバータ（１）
で構成されている。
この回路は、ドレイン電極が電圧源端子（ｖｃｃ）に、
ゲート電極が入力端子（ＩＮ）に、ソース電極が接続点
（Ｎｅｔ ）に接続されたエンハンスメソト型Ｎチャネ
ルＭＯ８−ＦＥＴ （Ｑｏｓ ）と、ドレイン電極が接
続点（Ｎｏ１）に、ゲート電極及びソース電極がα山に
接続されたディプリーション型ＮチャへネルＭＯ８−Ｆ
ＥＴ （ＱＯ２）と、入力が接続点（ＮＯ２）に、出力
が出力端子（ＯＵＴ ）に接続されたインバータ（１）
で構成されている。
この回路の検出レベルは、ＭＯＳ−ＦＥＴのしきい値電
圧やインバータの論理しきい値電圧によって定まるが、
これらの電圧値はプ四セス的にもバラツキが多く、かつ
経時的にも変化するので安定したレベル検出が困難であ
った。
圧やインバータの論理しきい値電圧によって定まるが、
これらの電圧値はプ四セス的にもバラツキが多く、かつ
経時的にも変化するので安定したレベル検出が困難であ
った。
本発明の目的は上記の点に鑑み提案されたものであり、
ＭＯＳ−ＦＥＴのしきい値電圧等が変動しても検出レベ
ルは変動せず、安定に動作するレベル検出回路を提供す
ることにある。
ＭＯＳ−ＦＥＴのしきい値電圧等が変動しても検出レベ
ルは変動せず、安定に動作するレベル検出回路を提供す
ることにある。
本発明は、ドレイン電極及びゲート電極が第１の接続点
に、ソース電極が第１の電圧源端子に接続された一導電
型の第１のＭＯＳ−ＦＥＴと、ドレイン電極が前記第１
の接続点にゲート電極が入力端子に、ソース電極が第２
の電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴと
逆導電型の第２のＭＯＳ−ＦＥＴと、ドレイン電極が第
２の接続点に、ゲート電極が前記第１の接続点に、ソー
ス電極が前記第１の電圧源端子に接続された前記第１の
ＭＯＳ−ＦＥＴと同一導電型の第８のλ（Ｏ８−ＦＥＴ
と、ドレイン電極が前記第２の接続点に、ゲート電極が
定電圧端子に、ソース電極が前記第２の電圧源端子に接
続された前記第１のＭＯＳ−ＦＥＴと逆導電型の第４の
ＭＯＳ−ＦＥＴから成り、前記第２の接続点と出力端子
とを接続することにより形成された１個若しくは複数個
の比較回路と、 ドレイン電極及びゲート電極が第８の接続点に、ソース
電極が前記第１の電圧源端子に接続された前記第１のＭ
ＯＳ−ＦＥＴと同一導電型の第５のＭＯＳ−ＦＥＴと、
ドレイン電極が前記第８の接続点に、ゲート電極が基準
電圧端子に、ソース電極が前記第２の電圧源端子に接続
された前記第１のＭＯＳ−ＦＥＴと逆導電型の第６のＭ
ＯＳ−ＦＥＴと、ドレイン電極が第４の接続点に、ゲー
ト電極が前記第８の接続点に、ソース電極が前記第１の
電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴと同
一導電型の第７のＭＯＳ−ＦＥＴと、ドレイン電極及び
ゲート電極が前記第４の接続点に、ソース電極が前記第
２の電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴ
と逆導電型の第８のＭＯＳ−ＦＥＴから成り、前記％４
の接続点と前記定電圧端子とを接続することにより形成
された定電圧発生回路とより構成され、 前記第１のＭＯＳ−ＦＥＴと前記第５のＭＯＳ−ＦＥＴ
のｇｍ。
に、ソース電極が第１の電圧源端子に接続された一導電
型の第１のＭＯＳ−ＦＥＴと、ドレイン電極が前記第１
の接続点にゲート電極が入力端子に、ソース電極が第２
の電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴと
逆導電型の第２のＭＯＳ−ＦＥＴと、ドレイン電極が第
２の接続点に、ゲート電極が前記第１の接続点に、ソー
ス電極が前記第１の電圧源端子に接続された前記第１の
ＭＯＳ−ＦＥＴと同一導電型の第８のλ（Ｏ８−ＦＥＴ
と、ドレイン電極が前記第２の接続点に、ゲート電極が
定電圧端子に、ソース電極が前記第２の電圧源端子に接
続された前記第１のＭＯＳ−ＦＥＴと逆導電型の第４の
ＭＯＳ−ＦＥＴから成り、前記第２の接続点と出力端子
とを接続することにより形成された１個若しくは複数個
の比較回路と、 ドレイン電極及びゲート電極が第８の接続点に、ソース
電極が前記第１の電圧源端子に接続された前記第１のＭ
ＯＳ−ＦＥＴと同一導電型の第５のＭＯＳ−ＦＥＴと、
ドレイン電極が前記第８の接続点に、ゲート電極が基準
電圧端子に、ソース電極が前記第２の電圧源端子に接続
された前記第１のＭＯＳ−ＦＥＴと逆導電型の第６のＭ
ＯＳ−ＦＥＴと、ドレイン電極が第４の接続点に、ゲー
ト電極が前記第８の接続点に、ソース電極が前記第１の
電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴと同
一導電型の第７のＭＯＳ−ＦＥＴと、ドレイン電極及び
ゲート電極が前記第４の接続点に、ソース電極が前記第
２の電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴ
と逆導電型の第８のＭＯＳ−ＦＥＴから成り、前記％４
の接続点と前記定電圧端子とを接続することにより形成
された定電圧発生回路とより構成され、 前記第１のＭＯＳ−ＦＥＴと前記第５のＭＯＳ−ＦＥＴ
のｇｍ。
前記第２のＭＯＳ−ＦＥＴと前記第６のＭＯＳ−ＦＥＴ
のｇｍ。
のｇｍ。
前記第８のＭＯＳ−ＦＢＴと前記第７のＭＯＳ−ＦＥＴ
のｆｌｍ。
のｆｌｍ。
及び前記第４のＭＯＳ−ＦＥＴと前記第８のＭＯＳ−Ｆ
ＥＴのｇｍのうち１組のＭＯＳ−ＦＥＴの９ｍを等しい
値か若しくは異なる値に設定すると共に、他の８組のＭ
ＯＳ−ＦＥＴのｇｍをそれぞれ等しい値に設定すること
に依り検出レベルを設定することを特徴とする。
ＥＴのｇｍのうち１組のＭＯＳ−ＦＥＴの９ｍを等しい
値か若しくは異なる値に設定すると共に、他の８組のＭ
ＯＳ−ＦＥＴのｇｍをそれぞれ等しい値に設定すること
に依り検出レベルを設定することを特徴とする。
以下図面を参照して本発明の詳細な説明する。
第８図は本発明の実施例に係るレベル検出回路の回路図
であり、比較回路１１と定電圧発生回路１２からなって
いる。
であり、比較回路１１と定電圧発生回路１２からなって
いる。
比較回路１１はドレイン電極及びゲート電極が接続点（
Ｎｌｌ）に、ソース電極が電圧源端子（Ｖｃｃ）に接続
されたＰチャネルＭＯ８−ＦＥＴ （Ｑｎ ）と、ドレ
イン電極が接続点（Ｎｉｌ）に、ゲート電極が入力端子
（ＩＮ）に、ソース電極がＧＮＤに接続されたＮチャネ
ルＭＯ８−ＦＩＴ （Ｑｔｔ ）と、ドレイン電極が接
続点（Ｎｔｔ ）に、ゲート電極が接続点（Ｎｉｌ）に
、ソース電極が電圧源端子（Ｖｃｃ）に接続されたＰチ
ャネルＭＯ８−ＦＥＴ （Ｇｂｓ ）と、ドレイン電極
が接続点（Ｎｔｔ ）に、ゲート電極が定電圧端子（Ｖ
ｒ）に、ソース電極がＧＮＤに接続されたＮｆヤネルＭ
Ｏ８−ＦＥＴ （Ｑｌ４）とによって構成されており、
接続点（Ｎ１ｔ）と出力端子（ＯＵＴ）とは接続されて
いる。
Ｎｌｌ）に、ソース電極が電圧源端子（Ｖｃｃ）に接続
されたＰチャネルＭＯ８−ＦＥＴ （Ｑｎ ）と、ドレ
イン電極が接続点（Ｎｉｌ）に、ゲート電極が入力端子
（ＩＮ）に、ソース電極がＧＮＤに接続されたＮチャネ
ルＭＯ８−ＦＩＴ （Ｑｔｔ ）と、ドレイン電極が接
続点（Ｎｔｔ ）に、ゲート電極が接続点（Ｎｉｌ）に
、ソース電極が電圧源端子（Ｖｃｃ）に接続されたＰチ
ャネルＭＯ８−ＦＥＴ （Ｇｂｓ ）と、ドレイン電極
が接続点（Ｎｔｔ ）に、ゲート電極が定電圧端子（Ｖ
ｒ）に、ソース電極がＧＮＤに接続されたＮｆヤネルＭ
Ｏ８−ＦＥＴ （Ｑｌ４）とによって構成されており、
接続点（Ｎ１ｔ）と出力端子（ＯＵＴ）とは接続されて
いる。
定電圧発生回路１２はドレイン電極及びゲート電極が接
続点（ＮＩＢ）に、ソース電極が電圧源端子（Ｖｃｃ）
Ｋ接続されたＰ′ｆ″ヤネ／ｌ／ ＭＯＳ−ＦＥＴ
（Ｑｔｓ ） ト、ドレイン電極が接続点（Ｎ１８ ）
に、ゲート電極が基準電圧端子（Ｖｓ）に、ソース電極
がＧＮＤに接続されたＮチャネルＭＯ８−ＦＥＴ （Ｑ
Ｃｓ ）と、ドレイン電極が接続点（Ｎ１４ ）に、ゲ
ート電極が接続点（Ｎ１４）に、ソース電極が電圧源端
子（Ｖｃｃ）に接続されたＰチャネルＭＯ８−ＦＥＴ
（Ｑ＋ｙ）と、ドレイン電極及びゲート電極が接続点（
Ｎ１４ ）に、ソース電極がＧＮＤに接続されたＮチャ
ネルＭＯ８ＦＥＴ （Ｑｔｓ ）とによって構成されて
おり、接続点（Ｎ１４ ）と定電圧端子（Ｖｒ ）とは
接続されている。この実施例ではｇｍ（Ｑｌ、′）−ｇ
ｍ（ＱＣｓ） −ｇｍ（ＱＣｓ ）−ｇｍ（ＱＣｓ ）
−ｇｍ（Ｑｔａ ）噌ｍ（Ｑｓｙ ） Ｊｍ（Ｑｔａ
）＝ｇｍ（ＱＣｓ ） となるように設定している
。
続点（ＮＩＢ）に、ソース電極が電圧源端子（Ｖｃｃ）
Ｋ接続されたＰ′ｆ″ヤネ／ｌ／ ＭＯＳ−ＦＥＴ
（Ｑｔｓ ） ト、ドレイン電極が接続点（Ｎ１８ ）
に、ゲート電極が基準電圧端子（Ｖｓ）に、ソース電極
がＧＮＤに接続されたＮチャネルＭＯ８−ＦＥＴ （Ｑ
Ｃｓ ）と、ドレイン電極が接続点（Ｎ１４ ）に、ゲ
ート電極が接続点（Ｎ１４）に、ソース電極が電圧源端
子（Ｖｃｃ）に接続されたＰチャネルＭＯ８−ＦＥＴ
（Ｑ＋ｙ）と、ドレイン電極及びゲート電極が接続点（
Ｎ１４ ）に、ソース電極がＧＮＤに接続されたＮチャ
ネルＭＯ８ＦＥＴ （Ｑｔｓ ）とによって構成されて
おり、接続点（Ｎ１４ ）と定電圧端子（Ｖｒ ）とは
接続されている。この実施例ではｇｍ（Ｑｌ、′）−ｇ
ｍ（ＱＣｓ） −ｇｍ（ＱＣｓ ）−ｇｍ（ＱＣｓ ）
−ｇｍ（Ｑｔａ ）噌ｍ（Ｑｓｙ ） Ｊｍ（Ｑｔａ
）＝ｇｍ（ＱＣｓ ） となるように設定している
。
第２図はこの場合の接続点（Ｎｅｔ）すなわちＯＵＴの
検知レベルの電位と、ＰチャネルＭＯ８−ＦＥＴ （Ｑ
Ｃｓ）およびＮ′ｆヤネルＭＯ８−ＦＥＴ （Ｑｌ４）
を流れる電流との関係を示す図である。
検知レベルの電位と、ＰチャネルＭＯ８−ＦＥＴ （Ｑ
Ｃｓ）およびＮ′ｆヤネルＭＯ８−ＦＥＴ （Ｑｌ４）
を流れる電流との関係を示す図である。
次に第２図と第８図を参照しながら実施例の動作を説明
する。先ず定電圧発生回路αのであるが、Ｑｌ６ のゲ
ート電極には基準電圧が印加されているのでＱｓａ
にはある電流ｉが流れ、さらにＱＳＳ にも同じ電流
ｉが流れる。ここでＱ、Ｉｌ とＱｔｔ のゲート
電極及びソース電極は共通接続されているので飽和領域
で動作する限りＱｔｔ にはｉＸ（ｇｍ（Ｑｌ７）／ｇ
ｍ（Ｑｎ刀なる電流が流れ、さらにＱＩＳ にも同じ電
流が流れる。ここで説明をわかりやすくするためｇｍ（
Ｑｔｓ ’ｒ−ｇｍ（Ｑｔｔ） （同様に、！９ｒｒ
ｌ（Ｑｕ ）＝＃ｍ（ＱＩｇ ） ）とする。従ってｑ
ｔｓ にもＱｔｅ と同じ電流ｌが流れていることに
なり、ｑｔｓ のゲート電極及びソース電極と共通に接
続されているＱｌ４ にも飽和領域で動作する限り電流
ｉが流れることになる（第２図のＱｌ４ のカーブ参照
）。一方の比較回路＜１１）であるが、Ｑ、２ には入
力端子（ＩＮ）に印加された入力電圧に対応した電流ｉ
′が流れ、Ｑｌｌ にも同じ電流ｉ′が流れる。ここ
でＱｌｌ とＱｌ３ もゲート電極及びソース電極
が共通接続されているので飽和領域で動作する限りＱｌ
３にも電流ｉ′が流れる。ｇｍ（ＱＣｓ） であるから
、入力電圧Ｖｉｎ ＜基準電圧Ｖｓならばｉ’（ｉ（第
２図のＱｌ３ （Ｖｉ ｒｒ（Ｖｓ ）とＱ、４１７）
カーブ参照〕となり、Ｑｌ３（Ｖｉｎ（Ｖｓ）とＱｌ４
のカーブの交点二〇であるところのＬＯＷレベルが出
力端子（ＯＵＴ）から出力される（出力端子電圧は第２
図の横軸）。一方入力電圧Ｖｉｎ ）基準電圧ｖＳなら
ばｉ’＞ ｉ Ｃ第２図のＱｌ８（Ｖ ｉ ｎ）Ｖｓ
） とＱｌ４ のカーブ参照〕となり、Ｑｘｓ（Ｖｉ
ｎ〈ｖｓ）とＱｌ４ のカーブの交点二〇であるところ
のＨｉｇｈレベルが出力端子（ＯＵＴ）から出力される
。
する。先ず定電圧発生回路αのであるが、Ｑｌ６ のゲ
ート電極には基準電圧が印加されているのでＱｓａ
にはある電流ｉが流れ、さらにＱＳＳ にも同じ電流
ｉが流れる。ここでＱ、Ｉｌ とＱｔｔ のゲート
電極及びソース電極は共通接続されているので飽和領域
で動作する限りＱｔｔ にはｉＸ（ｇｍ（Ｑｌ７）／ｇ
ｍ（Ｑｎ刀なる電流が流れ、さらにＱＩＳ にも同じ電
流が流れる。ここで説明をわかりやすくするためｇｍ（
Ｑｔｓ ’ｒ−ｇｍ（Ｑｔｔ） （同様に、！９ｒｒ
ｌ（Ｑｕ ）＝＃ｍ（ＱＩｇ ） ）とする。従ってｑ
ｔｓ にもＱｔｅ と同じ電流ｌが流れていることに
なり、ｑｔｓ のゲート電極及びソース電極と共通に接
続されているＱｌ４ にも飽和領域で動作する限り電流
ｉが流れることになる（第２図のＱｌ４ のカーブ参照
）。一方の比較回路＜１１）であるが、Ｑ、２ には入
力端子（ＩＮ）に印加された入力電圧に対応した電流ｉ
′が流れ、Ｑｌｌ にも同じ電流ｉ′が流れる。ここ
でＱｌｌ とＱｌ３ もゲート電極及びソース電極
が共通接続されているので飽和領域で動作する限りＱｌ
３にも電流ｉ′が流れる。ｇｍ（ＱＣｓ） であるから
、入力電圧Ｖｉｎ ＜基準電圧Ｖｓならばｉ’（ｉ（第
２図のＱｌ３ （Ｖｉ ｒｒ（Ｖｓ ）とＱ、４１７）
カーブ参照〕となり、Ｑｌ３（Ｖｉｎ（Ｖｓ）とＱｌ４
のカーブの交点二〇であるところのＬＯＷレベルが出
力端子（ＯＵＴ）から出力される（出力端子電圧は第２
図の横軸）。一方入力電圧Ｖｉｎ ）基準電圧ｖＳなら
ばｉ’＞ ｉ Ｃ第２図のＱｌ８（Ｖ ｉ ｎ）Ｖｓ
） とＱｌ４ のカーブ参照〕となり、Ｑｘｓ（Ｖｉ
ｎ〈ｖｓ）とＱｌ４ のカーブの交点二〇であるところ
のＨｉｇｈレベルが出力端子（ＯＵＴ）から出力される
。
そして入力電圧Ｖｉｎ ＝基準電圧ＶＳならばｉ’＝ｉ
となり、出力端子電圧はＬＯＷレベルからＨｉｇｈ
レベル若Ｌ ＜ ＨＨｉｇｈ レベルからＬＯＷレベ
ルに遷移する間の電圧である。つまり、！ｉ’ｍ（Ｑｎ
）＝ｇｍ（ｑ＋＋ｔ ） −、！９ｍ （ＱＣｓ ）
＝！ｇｍ （ＱＣｓ ） 、９ｍ （ＱＣｓ ）＝、！
ｉ’ｍ （Ｑｔｔ ） 、９ｍ （Ｑｌ４ ）弓ｍ（Ｑ
Ｃｓ ）ならば検出レベルは基準電圧と等しくなり、か
つ、この検出レベル値はＭＯＳ−ＦＥＴのしきい値電圧
等に全く依存しない。なお検出レベルを基準電圧よりも
高く設定したいときはｇｍ（Ｑｎ ）＞ｇｍ（ＱＣｓ
）とすれば良いし、検出レベルを基桑電圧よりも低く設
定したいときはｇｍ（Ｑｎ ）＜Ｊｌｍ（ＱＣｓ ）と
すれば良い。またこの他にも対を成すＭＯＳ−ＦＥＴの
ｇｍを異なった値に設定することに依り、検出レベルを
任意の値に設定することもできる。
となり、出力端子電圧はＬＯＷレベルからＨｉｇｈ
レベル若Ｌ ＜ ＨＨｉｇｈ レベルからＬＯＷレベ
ルに遷移する間の電圧である。つまり、！ｉ’ｍ（Ｑｎ
）＝ｇｍ（ｑ＋＋ｔ ） −、！９ｍ （ＱＣｓ ）
＝！ｇｍ （ＱＣｓ ） 、９ｍ （ＱＣｓ ）＝、！
ｉ’ｍ （Ｑｔｔ ） 、９ｍ （Ｑｌ４ ）弓ｍ（Ｑ
Ｃｓ ）ならば検出レベルは基準電圧と等しくなり、か
つ、この検出レベル値はＭＯＳ−ＦＥＴのしきい値電圧
等に全く依存しない。なお検出レベルを基準電圧よりも
高く設定したいときはｇｍ（Ｑｎ ）＞ｇｍ（ＱＣｓ
）とすれば良いし、検出レベルを基桑電圧よりも低く設
定したいときはｇｍ（Ｑｎ ）＜Ｊｌｍ（ＱＣｓ ）と
すれば良い。またこの他にも対を成すＭＯＳ−ＦＥＴの
ｇｍを異なった値に設定することに依り、検出レベルを
任意の値に設定することもできる。
第４図は本発明の第二の実施例に係るレベル検出回路で
ある。８図に示した第一の実施例と同一の素子等には同
一符号を記しである。この回路の構成は第１の実施例の
回路に２つのＰチャネルＭＯ８−ＦＥＴ （Ｑｌ９−
Ｑｔｔ ）と４つのＮチャネルＭＯ８−ＦＥＴ（Ｑ２゜
ｔ Ｑｔｔ＊ Ｑ２３ｅ Ｑｌ４）を付加している。次
にこれらの接続関係を説明する。Ｑｌ。は、ドレイン電
極が接続点（Ｎｌｌ）に、ゲート電極が制御信号端子（
Ｃ）に、ソース電極が電圧源端子（Ｖｃｃ）に接続され
ている。
ある。８図に示した第一の実施例と同一の素子等には同
一符号を記しである。この回路の構成は第１の実施例の
回路に２つのＰチャネルＭＯ８−ＦＥＴ （Ｑｌ９−
Ｑｔｔ ）と４つのＮチャネルＭＯ８−ＦＥＴ（Ｑ２゜
ｔ Ｑｔｔ＊ Ｑ２３ｅ Ｑｌ４）を付加している。次
にこれらの接続関係を説明する。Ｑｌ。は、ドレイン電
極が接続点（Ｎｌｌ）に、ゲート電極が制御信号端子（
Ｃ）に、ソース電極が電圧源端子（Ｖｃｃ）に接続され
ている。
Ｑｔｏ は、Ｑｌ、のソース電極とＧＮＤ間に接続され
、ゲート電極は制御信号端子（Ｃ）に接続されている。
、ゲート電極は制御信号端子（Ｃ）に接続されている。
Ｑｌ１ はＱｌ４ のソース電極とＧＮＤ間に接続さ
れ、ゲート電極は電圧源端子（Ｖｃｃ）に接続されてい
る。
れ、ゲート電極は電圧源端子（Ｖｃｃ）に接続されてい
る。
Ｑヮは、ドレイン電極が接続点（Ｎ、４）に、ゲート電
極が制御信号端子（Ｃ）に、ソース電極が電圧源端子（
ＶＣＣ）に接続されている。Ｑｌ１３ とＱｌ４ は
、Ｑｌ６のソース電極とＧＮＤ間及びＱｔａ のソース
電極とＧＮＤ間にそれぞれ接続され、且つ制御信号端子
（Ｃ）にゲート電極が接続されている。
極が制御信号端子（Ｃ）に、ソース電極が電圧源端子（
ＶＣＣ）に接続されている。Ｑｌ１３ とＱｌ４ は
、Ｑｌ６のソース電極とＧＮＤ間及びＱｔａ のソース
電極とＧＮＤ間にそれぞれ接続され、且つ制御信号端子
（Ｃ）にゲート電極が接続されている。
この回路によればスタンバイ状態（制御信号端子電圧（
Ｃ）をＬＯＷとする）での貫通電流を遮断すると共に、
出力端子（ＯＵＴ ）の電位なＧＮＤ電位に固定するこ
とが可能となる。
Ｃ）をＬＯＷとする）での貫通電流を遮断すると共に、
出力端子（ＯＵＴ ）の電位なＧＮＤ電位に固定するこ
とが可能となる。
そして、！ｉ’ｍ（ＱＣｓ ） ＜ ｇｍ（Ｑｚｏ ）
、 、！ｉ’ｍ（Ｑｔｔ ） ＜Ｊｌｍ（Ｑ２ｔ ）
、 ｇｍ（Ｑｌｌ ） ＜Ｊｌｍ（Ｑｌ４）、 ｇｍ（
ＱＣｓ ） ＜ ｇｍ（Ｑｚａ ）となるように設定す
れば、動作状態での％ 、Ｑｔ□、Ｑ、３及びＱｌ４
の存在はほとんど無視することができ、その検出レベ
ルは第一の実施例とほとんど等しい値となる。
、 、！ｉ’ｍ（Ｑｔｔ ） ＜Ｊｌｍ（Ｑ２ｔ ）
、 ｇｍ（Ｑｌｌ ） ＜Ｊｌｍ（Ｑｌ４）、 ｇｍ（
ＱＣｓ ） ＜ ｇｍ（Ｑｚａ ）となるように設定す
れば、動作状態での％ 、Ｑｔ□、Ｑ、３及びＱｌ４
の存在はほとんど無視することができ、その検出レベ
ルは第一の実施例とほとんど等しい値となる。
〔発明の効果〕
以上のように本発明によればＭＯＳ−ＦＥＴのしきい値
電圧等が変動しても検出レベルは変動せず、安定に動作
するレベル検出回路を実現することかで−１８−＋ｔ きる。
電圧等が変動しても検出レベルは変動せず、安定に動作
するレベル検出回路を実現することかで−１８−＋ｔ きる。
第１図は従来例に係るしレベル検出回路の回路図。
第２図は本発明の実施例に係るレベル検出回路の特性を
示す図、第８図は本発明の第１の実施例に係るレベル検
出回路の回路図、第４図は本発明の第２の実施例に係る
レベル検出回路の回路図である。 ＩＮ・・入力端子、 ＯＵＴ・・出力端子。 Ｖｒ・・定電圧端子、 Ｖｓ・・基準電圧端子。 Ｃ・・・制御信号端子、ＶＣＣ・・電圧源端子。 １・・インバータ、 １１・・比較回路。 ■２・・定電圧発生回路。 Ｑａ１＊ Ｑ＋ｔｅ Ｑ１＋＊ ＱｓａｖＱｔｎ＋ Ｑ
ｔｒ＋ Ｑｔｓ＊ Ｑｌ４””” ＮチャネルＭＯ８−
ＦＥＴ。 Ｑｏｔ ・・デイブリーンヨン型ＮチャネルＭＯ８−Ｆ
ＥＴ。 Ｑｏ ｅＱ＋ａ ｅＱ＋ａ ＩＱ＋？ ？Ｑ＋９１ Ｑ
ｔｔ・・ＰチャネルＭＯ８−ＦＥＴ。
示す図、第８図は本発明の第１の実施例に係るレベル検
出回路の回路図、第４図は本発明の第２の実施例に係る
レベル検出回路の回路図である。 ＩＮ・・入力端子、 ＯＵＴ・・出力端子。 Ｖｒ・・定電圧端子、 Ｖｓ・・基準電圧端子。 Ｃ・・・制御信号端子、ＶＣＣ・・電圧源端子。 １・・インバータ、 １１・・比較回路。 ■２・・定電圧発生回路。 Ｑａ１＊ Ｑ＋ｔｅ Ｑ１＋＊ ＱｓａｖＱｔｎ＋ Ｑ
ｔｒ＋ Ｑｔｓ＊ Ｑｌ４””” ＮチャネルＭＯ８−
ＦＥＴ。 Ｑｏｔ ・・デイブリーンヨン型ＮチャネルＭＯ８−Ｆ
ＥＴ。 Ｑｏ ｅＱ＋ａ ｅＱ＋ａ ＩＱ＋？ ？Ｑ＋９１ Ｑ
ｔｔ・・ＰチャネルＭＯ８−ＦＥＴ。
Claims (2)
- （１）ドレイン電極及びゲート電極が第１の接続点に、
ソース電極が第１の電圧源端子に接続された一導電型の
第１のＭＯＳ−ＦＥＴと、ドレイン電極が前記第１の接
続点にゲート電極が入力端子にソース電極が第２の電圧
源端子に接続された前記第１のＭＯＳ−ＦＥＴと逆導電
型の第２のＭＯＳ−ＦＥＴと、ドレイン電極が第２の接
続点に、ゲート電極が前記第１の接続点に、ソース電極
が前記第１の電圧源端子に接続された前記第１のＭＯＳ
−ＦＥＴと同一導電型の第３のＭＯＳ−ＦＥＴと、ドレ
イン電極が前記第２の接続点に、ゲート電極が定電圧端
子に、ソース電極が前記第２の電圧源端子に接続された
前記第１のＭＯＳ−ＦＥＴと逆導電型の第４のＭＯＳ−
ＦＥＴから成り、前記第２の接続点と出力端子とを接続
することにより形成された１個若しくは複数個の比較回
路と、 ドレイン電極及びゲート電極が第３の接続点に、ソース
電極が前記第１の電圧源端子に接続された前記第１のＭ
ＯＳ−ＦＥＴと同一導電型の第５のＭＯＳ−ＦＥＴと、
ドレイン電極が前記第３の接続点に、ゲート電極が基準
電圧端子に、ソース電極が前記第２の電圧源端子に接続
された前記第１のＭＯＳ−ＦＥＴと逆導電型の第６のＭ
ＯＳ−ＦＥＴと、ドレイン電極が第４の接続点に、ゲー
ト電極が前記第３の接続点に、ソース電極が前記第１の
電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴと同
一導電型の第７のＭＯＳ−ＦＥＴと、ドレイン電極及び
ゲート電極が前記第４の接続点に、ソース電極が前記第
２の電圧源端子に接続された前記第１のＭＯＳ−ＦＥＴ
と逆導電型の第８のＭＯＳ−ＦＥＴから成り、前記第４
の接続点と前記定電圧端子とを接続することにより形成
された定電圧発生回路とより構成され、 前記第１のＭＯＳ−ＦＥＴと前記第５のＭＯＳ−ＦＥＴ
のｇｍ、前記第２のＭＯＳ−ＦＥＴと前記第６のＭＯＳ
−ＦＥＴのｇｍ、前記第３のＭＯＳ−ＦＥＴと前記第７
のＭＯＳ−ＦＥＴのｇｍ及び前記第４のＭＯＳ−ＦＥＴ
と前記第８のＭＯＳ−ＦＥＴのｇｍのうち１組のＭＯＳ
−ＦＥＴのｇｍを等しい値か若しくは異なる値に設定す
ると共に、他の３組のＭＯＳ−ＦＥＴのｇｍをそれぞれ
等しい値に設定することに依り検出レベルを設定するこ
とを特徴とするレベル検出回路。 - （２）ドレイン電極が前記第１の接続点に、ゲート電極
が制御信号端子に、ソース電極が前記第１の電圧源端子
に接続された前記第１のＭＯＳ−ＦＥＴと同一導電型の
第９のＭＯＳ−ＦＥＴと、前記第２のＭＯＳ−ＦＥＴの
ソース電極と前記第２の電圧源端子間に接続され、且つ
前記制御信号端子にゲート電極が接続された前記第１の
ＭＯＳ−ＦＥＴと逆導電型の第１０のＭＯＳ−ＦＥＴと
、前記第４のＭＯＳ−ＦＥＴのソース電極と前記第２の
電圧源端子間に接続され、且つ前記第１の電圧源端子に
ゲート電極が接続された前記第１のＭＯＳ−ＦＥＴと逆
導電型の第１１のＭＯＳ−ＦＥＴと、ドレイン電極が前
記第４の接続点に、ゲート電極が前記制御信号端子に、
ソース電極が前記第１の電圧源端子に接続された前記第
１のＭＯＳ−ＦＥＴと同一導電型の第１２のＭＯＳ−Ｆ
ＥＴと、前記第６のＭＯＳ−ＦＥＴのソース電極と前記
第２の電圧源端子間及び前記第８のＭＯＳ−ＦＥＴのソ
ース電極と前記第２の電圧源端子間にそれぞれ接続され
、且つ前記制御信号端子にゲート電極が接続された前記
第１のＭＯＳ−ＦＥＴと逆導電型の第１３及び第１４の
ＭＯＳ−ＦＥＴとを付加したことを特徴とする特許請求
の範囲第１項記載のレベル検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167480A JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
| DE8585305677T DE3574502D1 (de) | 1984-08-10 | 1985-08-09 | Schaltung zum nachweis des niveaus einer eingangsspannung. |
| EP85305677A EP0174736B1 (en) | 1984-08-10 | 1985-08-09 | Circuit for detecting level of input voltage |
| US06/764,919 US4749880A (en) | 1984-08-10 | 1985-08-12 | Circuit for detecting level of input voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167480A JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146613A true JPS6146613A (ja) | 1986-03-06 |
| JPH0441846B2 JPH0441846B2 (ja) | 1992-07-09 |
Family
ID=15850461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167480A Granted JPS6146613A (ja) | 1984-08-10 | 1984-08-10 | レベル検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4749880A (ja) |
| EP (1) | EP0174736B1 (ja) |
| JP (1) | JPS6146613A (ja) |
| DE (1) | DE3574502D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181814A (ja) * | 1987-01-20 | 1988-07-27 | Chiyouwa Kogyo Kk | 起振機 |
| JPH01183212A (ja) * | 1988-01-18 | 1989-07-21 | Sony Corp | レベル変換回路 |
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
| JP2009239471A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Corp | Ｍｏｓ集積回路、及びそれを備えた電子機器 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980792A (en) * | 1988-02-02 | 1990-12-25 | National Semiconductor Corporation | BiCMOS power transition circuit |
| US4890013A (en) * | 1988-06-17 | 1989-12-26 | Ixys Corporation | Circuit for sensing voltages beyond the supply voltage of the sensing circuit |
| EP0525270A1 (en) * | 1991-07-31 | 1993-02-03 | International Business Machines Corporation | BiCMOS local address transition detection circuit |
| EP0901058A1 (en) * | 1991-10-30 | 1999-03-10 | Harris Corporation | Two stage current mirror |
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5341051A (en) * | 1992-11-25 | 1994-08-23 | California Institute Of Technology | N-dimensional basis function circuit |
| TW239190B (ja) * | 1993-04-30 | 1995-01-21 | Philips Electronics Nv | |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| AU683732B2 (en) * | 1994-02-21 | 1997-11-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Signal-receiving and signal-processing unit |
| US5675268A (en) * | 1995-10-03 | 1997-10-07 | Motorola, Inc. | Overcurrent detection circuit for a power MOSFET and method therefor |
| JP3597281B2 (ja) * | 1995-11-28 | 2004-12-02 | 株式会社ルネサステクノロジ | 電位検出回路及び半導体集積回路 |
| US6163175A (en) * | 1998-03-27 | 2000-12-19 | Vantis Corporation | High voltage detector to control a power supply voltage pump for a 2.5 volt semiconductor process device |
| US6005433A (en) * | 1998-07-30 | 1999-12-21 | Credence Systems Corporation | Low charge injection mosfet switch |
| KR100307534B1 (ko) * | 1999-09-07 | 2001-11-05 | 김영환 | 백 바이어스 레벨 센싱 회로 |
| US6812686B2 (en) * | 2003-02-21 | 2004-11-02 | Semiconductor Components Industries | Method of forming an RF detector and structure therefor |
| CN101053155A (zh) * | 2004-09-02 | 2007-10-10 | 皇家飞利浦电子股份有限公司 | 比较两个电源电压的装置和方法 |
| US8841898B2 (en) * | 2011-10-25 | 2014-09-23 | The Boeing Company | Method and apparatus for detecting a lightning strike |
| CN103675398B (zh) * | 2012-09-13 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 一种nmos阈值电压测量方法 |
| CN104158516B (zh) * | 2014-04-28 | 2017-01-11 | 深圳市汇顶科技股份有限公司 | 电压比较器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4319181A (en) * | 1980-12-24 | 1982-03-09 | Motorola, Inc. | Solid state current sensing circuit |
| US4464591A (en) * | 1982-06-23 | 1984-08-07 | National Semiconductor Corporation | Current difference sense amplifier |
| US4573177A (en) * | 1984-02-06 | 1986-02-25 | The United States Of America As Represented By The Secretary Of The Air Force | Bi-directional current differencer for complementary charge coupled device (CCD) outputs |
-
1984
- 1984-08-10 JP JP59167480A patent/JPS6146613A/ja active Granted
-
1985
- 1985-08-09 EP EP85305677A patent/EP0174736B1/en not_active Expired
- 1985-08-09 DE DE8585305677T patent/DE3574502D1/de not_active Expired - Lifetime
- 1985-08-12 US US06/764,919 patent/US4749880A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181814A (ja) * | 1987-01-20 | 1988-07-27 | Chiyouwa Kogyo Kk | 起振機 |
| JPH01183212A (ja) * | 1988-01-18 | 1989-07-21 | Sony Corp | レベル変換回路 |
| US5917333A (en) * | 1996-03-15 | 1999-06-29 | Nec Corporation | Semiconductor integrated circuit device with diagnostic circuit using resistor |
| JP2009239471A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Corp | Ｍｏｓ集積回路、及びそれを備えた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0174736A1 (en) | 1986-03-19 |
| DE3574502D1 (de) | 1990-01-04 |
| US4749880A (en) | 1988-06-07 |
| EP0174736B1 (en) | 1989-11-29 |
| JPH0441846B2 (ja) | 1992-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4110641A (en) | CMOS voltage comparator with internal hysteresis | |
| JPH0441846B2 (ja) | ||
| JPH0616571B2 (ja) | 電流増幅装置 | |
| US4396890A (en) | Variable gain amplifier | |
| KR900007919B1 (ko) | 전류 밀러 회로 | |
| CN115333525A (zh) | 一种钳位电路结构 | |
| JP2001177380A (ja) | 比較回路及びこれを用いた発振回路 | |
| JPH03132211A (ja) | Ｔｔｌ／ｃｍｏｓレベル変換器 | |
| JPS6126996A (ja) | センス回路 | |
| SU1061124A1 (ru) | Стабилизатор посто нного тока | |
| US20240313636A1 (en) | Built-in ripple injection circuit and control chip | |
| KR100489587B1 (ko) | 시간지연회로 | |
| JPS596528B2 (ja) | シユツリヨクバツフアカイロ | |
| JPH0879008A (ja) | Ｇｍ−Ｃフィルタ | |
| JPH0314864Y2 (ja) | ||
| KR860001362Y1 (ko) | 전류원을 이용한 리세트 회로 | |
| KR100205350B1 (ko) | 프로그래머블(Programmable)이득 증폭기 | |
| JP3282408B2 (ja) | 演算増幅器 | |
| SU1185576A1 (ru) | Конвертор отрицательного сопротивлени | |
| JPS6324406A (ja) | 定電流回路 | |
| JPS61202518A (ja) | コンパレ−タ回路 | |
| SU1727193A1 (ru) | Усилитель | |
| SU1056158A1 (ru) | Стабилизатор напр жени посто нного тока | |
| CN116505769A (zh) | 脉波宽度调变控制器及其控制方法 | |
| JPH057894B2 (ja) |