JPH0441847B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル・アナログコンバータとか
発光ダイオード定電流駆動回路などに用いられ、
デジタル入力によりスイツチ制御されるスイツチ
用カレントミラー回路に関する。

〔発明の技術的背景〕

この種のスイツチ用カレントミラー回路をデジ
タル・アナログコンバータに用いる場合には、二
進の重み付けを有する複数の定電流源にそれぞれ
直列にトランジスタを接続し、この各トランジス
タをデジタル入力に応じてスイツチ制御すること
によりデジタル入力の大きさに対応したアナログ
出力を得ることが可能である。また、スイツチ用
カレントミラー回路を発光ダイオード（LED）
駆動回路に用いる場合、従来は第５図あるいは第
６図に示すように構成されていた。即ち、第５図
において、V_CC電源と接地端との間にベー・コレ
クタ相互が接続されたPNP形トランジスタ１、
定電流回路２が直列接続されており、上記トラン
ジスタ１のベースに複数のPNP形トランジスタ
Q₁〜Q_oの各ベースが接続され、これらのトラン
ジスタQ₁〜Q_oの各エミツタは前記V_CC電源に接続
されている。そして、上記トランジスタQ₁〜Q_o
の各コレクタと接地端との間には、それぞれカレ
ントミラー回路の入力側をなすNPN形トランジ
スタQ₁₁〜Q_o1が接続されており、上記カレント
ミラー回路の出力側をなすNPN形トランジスタ
Q₁₂〜Q_o2の各コレクタがLED駆動電流出力端子
３₁〜３_oになつている。さらに、上記カレントミ
ラー回路の入力側トランジスタQ₁₁〜Q_o1に並列
に、それぞれのベースがデジタル信号入力端子４
_１〜４_oに接続されたスイツチ制御用のNPN形ト
ランジスタQ₁₃〜Q_o3が接続されている。

一方、第６図においては、V_CC電源と接地端と
の間に定電流回路５、コレクタ・ベース相互が接
続されたNPN形トランジスタ６が直列接続され
ており、上記トランジスタ６のベースに複数の
NPN形トランジスタQ₂₁〜Q_2oの各ベースが接続
され、これらのトランジスタQ₂₁〜Q_2oの各エミ
ツタは接地されている。上記トランジスタQ₂₁〜
Q_2oの各コレクタとV_CC電源との間にNPN形トラ
ンジスタQ₃₁〜Q_3oが接続され、このトランジス
タQ₃₁〜Q_3oの各ベースは共通接続されて一定電
圧V_Bが印加されている。また、前記トランジス
タQ₂₁〜Q_2oの各コレクタには、デジタル信号入
力端子４₁〜４_oにそれぞれのベースが接続された
スイツチ制御用のNPN形トランジスタQ₄₁〜Q_4o
の各エミツタが接続されており、このトランジス
タQ₄₁〜Q_4oの各コレクタがLED駆動電流出力端
子３₁〜３_oになつている。

〔背景技術の問題点〕

第５図のスイツチ用カレントミラー回路におい
ては、カレントミラー回路の入力側トランジスタ
Q₁₁〜Q_o1、これに並列接続されたスイツチ制御
用トランジスタQ₁₃〜Q_o3のいずれか一方に電流
が流れるものであり、駆動出力オフ状態において
も上記入力側トランジスタQ₁₃〜Q_o3に電流が流
れるので電流消費が大きく、しかも使用素子数が
多いという問題がある。

一方、第６図のスイツチ用カレントミラー回路
においては、ベースに一定電圧が印加されたトラ
ンジスタQ₃₁〜Q_3oおよびこれに並列接続された
スイツチ制御用トランジスタQ₄₁〜Q_4oのいずれ
か一方に電流が流れるものであり、駆動出力オフ
状態においてもトランジスタQ₃₁〜Q_3oに電流が
流れるので電流消費が大きい。しかも、LED駆
動電流出力端子３₁〜３_oと接地端との間に２個の
トランジスタが直列に接続されてトランジスタの
コレクタ・エミツタ間電圧V_CEの２個分の電圧降
下が生じているので、負荷電源の低電圧時の駆動
動作が困難であり、負荷電源の低電圧化が困難で
ある。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、
スイツチ出力オフ状態における電流消費が少な
く、使用素子数が少なく、負荷電源の低電圧化が
可能なスイツチ用カレントミラー回路を提供する
ものである。

〔発明の概要〕

即ち、本発明のスイツチ用カレントミラー回路
は、電流駆動用（スイツチ出力用）の複数個のバ
イポーラ型トランジスタそれぞれのベース回路に
直列にMOS型トランジスタを挿入し、これらの
MOS型トランジスタをデジタル入力に応じてス
イツチ制御するようにしてなることを特徴とする
ものである。

これによつて、スイツチ出力オフ状態のときに
は上記MOS型トランジスタ、バイポーラ型トラ
ンジスタは共にオフ状態であり、電流消費が少な
くなる。また、使用素子数が少ないのでコスト低
減が可能になる。また、駆動負荷に対してバイポ
ーラ型トランジスタ１個が接続されるだけであ
り、負荷電源の低電圧化が可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細
に説明する。

第１図に示すスイツチ用カレントミラー回路
は、たとえばバイポーラ・MOS（絶縁ゲート型）
集積回路プロセスを用いて集積回路化されてお
り、バイポーラ型トランジスタとMOS型トラン
ジスタとが同一半導体基板上に混在している。即
ち、電源端子と接地端との間に定電流回路１１、
NPN形トランジスタ１２が直列接続され、この
トランジスタ１２のコレクタ・ベース間にＰチヤ
ネルエンハンスメント型（Ｅ型）のMOSトラン
ジスタ１３が接続され、そのゲートは接地されて
おり、これらは電流供給回路を形成している。上
記NPN形トランジスタ１２のコレクタには、そ
れぞれのゲートがデジタル信号入力端子４₁〜４_o
に接続されたスイツチ制御用の複数のＰチヤネル
Ｅ型MOSトランジスタQ₅₁〜Q_5oの各ソースが接
続されている。そして、上記トランジスタQ₅₁〜
Q_5oの各ドレインに駆動電流出力用のNPN形トラ
ンジスタQ₆₁〜Q_6oの各ベースが接続されており、
このトランジスタQ₆₁〜Q_6oの各エミツタは接地
され、各コレクタは駆動電流出力端子３₁〜３_oに
なつている。

上記スイツチ用カレントミラー回路において
は、オン状態のMOSトランジスタ１３を通して
定電流用NPN形トランジスタ１２にベース電流
が供給されており、このNPN形トランジスタ１
２に定電流が流れている。そして、スイツチ制御
用のMOSトランジスタQ₅₁〜Q_5oおよびスイツチ
出力用のNPN形トランジスタQ₆₁〜Q_6oは、デジ
タル入力に応じてオン、オフ制御されるものであ
り、スイツチ出力オフ状態のときには上記トラン
ジスタに電流が流れないので電流消費が少なくて
済む。また、使用素子数が従来例に比べて少な
く、コスト低減が可能であり、集積回路化に適し
ている。また、駆動出力端子３₁〜３_oと接地端と
の間にはそれぞれNPN形トランジスタが１個挿
入されているだけであり、負荷電源の低電圧時の
駆動動作が容易であり、負荷電源の低電圧化が可
能である。

第２図のスイツチ用カレントミラー回路は他の
実施例を示しており、第１図を参照して前述した
回路に比べて、(1)定電流用トランジスタ１２に流
れる定電流の変動を抑制するために、このトラン
ジスタ１２のコレクタとベースとの間のMOSト
ランジスタ１３に直列にNPN形トランジスタ１
４のベース・エミツタ間を挿入し、このトランジ
スタ１４のコレクタを電源端子に接続している
点、(2)定電流用トランジスタ１２のベースと接地
端との間にＮチヤネルＥ型MOSトランジスタ１
５を接続し、上記定電流用トランジスタ１２のベ
ースに接続されている相補的な２個のMOSトラ
ンジスタ１３，１５の各ゲートを共通接続して制
御入力端子１６に接続している点、(3)スイツチ出
力用NPN形トランジスタQ₆₁〜Q_6oの各ベースと
接地端との間にＮチヤネルＥ型MOSトランジス
タQ₇₁〜Q_7oを接続し、このMOSトランジスタQ₇₁
〜Q_7oとＰチヤネルＥ型MOSトランジスタQ₅₁〜
Q_5oとの各対応するゲート相互を接続した点が異
なる。

これによつて、制御入力端子１６に“１”レベ
ル（電源電位）を印加してMOSトランジスタ１
５をオン状態にすれば、定電流用トランジスタ１
２をオフ状態にすることが可能になる。上記制御
入力端子１６に“０”レベル（接地電位）を印加
してMOSトランジスタ１３をオン状態にすれば、
定電流用トランジスタ１２をオン状態にすること
ができ、第１図の回路と同様にデジタル入力に応
じてスイツチ出力のオン、オフを制御することが
できる。この場合、たとえばスイツチ出力用トラ
ンジスタQ₆₁がオフ状態のときのリーク電流がそ
のベースと接地端との間に接続されているＮチヤ
ネルトランジスタQ₇₁（デジタル入力の“１”レ
ベルがゲートに与えられてオン状態になつてい
る）を通つてバイパスされるので、次にデジタル
入力が“０”になつたときにオン状態になるＰチ
ヤネルトランジスタQ₅₁を通してベース電流が供
給されるスイツチ出力用トランジスタQ₆₁のオン
動作が高速に行なわれる。また、デジタル入力が
“１”になつてＰチヤネルMOSトランジスタQ₅₁
およびスイツチ出力用トランジスタQ₆₁がオフに
なるとき、デジタル入力“１”によつてＮチヤネ
ルMOSトランジスタQ₇₁がオンになつてスイツチ
出力用トランジスタQ₆₁のベースの蓄積電荷を放
電させることになるので、スイツチ出力用トラン
ジスタQ₆₁のオフ動作も高速に行なわれるように
なる。

なお、本発明は上記実施例に限られるものでは
なく、第１図、第２図の回路におけるNPN形ト
ランジスタをPNP形トランジスタに、Ｐチヤネ
ルトランジスタをＮチヤネルトランジスタに、Ｎ
チヤネルトランジスタをＰチヤネルトランジスタ
にそれぞれ置換すると共に電源電位関係を置換す
ることにより、第３図、第４図に示すように変形
実施することも可能である。なお、第３図におい
て第１図中と同一部分には同一符号を付し、対応
する部分には同一符号に′を付して表わしている。
同様に、第４図においても第２図中と同一部分に
は同一符号を付し、対応する部分には同一符号
に′を付して表わしている。

〔発明の効果〕

上述したように本発明のスイツチ用カレントミ
ラー回路によれば、電流駆動用の複数個のバイポ
ーラ型トランジスタそれぞれのベース回路に直列
にそれぞれMOS型トランジスタを挿入し、この
MOS型トランジスタをデジタル入力によりスイ
ツチ制御することによつて、スイツチ出力オフ状
態には上記各トランジスタに電流が流れないので
電流消費が少なくなる。また、使用素子数が少な
いのでコスト低減が可能になり、駆動電流出力端
子と接地端との間に１個のトランジスタしか存在
しないので、負荷電源の低電圧化が可能になる。

【図面の簡単な説明】

第１図は本発明のスイツチ用カレントミラー回
路の一実施例を示す回路図、第２図乃至第４図は
それぞれ他の実施例を示す回路図、第５図および
第６図はそれぞれ従来のスイツチ用カレントミラ
ー回路を示す回路図である。 Q₅₁〜Q_5o，Q₅₁′〜Q_5o′……MOS形トランジス
タ、Q₆₁〜Q_6o，Q₆₁′〜Q_6o′……バイポーラ形ト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一定電流を出力する電流供給回路と、それぞ
   れのソースが共通接続されて前記電流供給回路の
   電流出力端に接続され、それぞれのゲートがデジ
   タル信号入力端子に接続されてオン、オフ制御さ
   れる複数個のMOS型トランジスタと、これらの
   MOS型トランジスタそれぞれのドレインにそれ
   ぞれのベースが接続され、それぞれのエミツタが
   所定電位端に接続され、それぞれのコレクタが駆
   動電流出力端子に接続された複数個のバイポーラ
   型トランジスタとを具備し、前記各デジタル信号
   入力端子からの制御信号によつて前記複数個のバ
   イポーラ型トランジスタの前記各駆動電流出力端
   子それぞれの電流が前記電流供給回路の電流に対
   応することを特徴とするスイツチ用カレントミラ
   ー回路。 ２ 前記MOS型トランジスタおよびバイポーラ
   型トランジスタが同一半導体基板上に混在するよ
   うに集積回路化されてなることを特徴とする前記
   特許請求の範囲第１項記載のスイツチ用カレント
   ミラー回路。