JPH07264040A - 入力／出力段 - Google Patents
入力／出力段Info
- Publication number
- JPH07264040A JPH07264040A JP6265493A JP26549394A JPH07264040A JP H07264040 A JPH07264040 A JP H07264040A JP 6265493 A JP6265493 A JP 6265493A JP 26549394 A JP26549394 A JP 26549394A JP H07264040 A JPH07264040 A JP H07264040A
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- JP
- Japan
- Prior art keywords
- terminal
- input
- transistor
- output stage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017563—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 低電圧及び高電圧で作動するために配置され
得る入力／出力段を被混合技術で実現する。 【構成】 電源の両端間に直列に第１（Ｍ１）及び第２
（Ｍ２）のトランジスタのソース・コレクタ路，並びに
第３（Ｍ３）のトランジスタのコレクタ・ソース路を接
続し、Ｍ２のソース・コレクタ路と並列にダイオードＤ
２を接続し、Ｄ２のカソードとＭ３のコレクタの接続点
である回路ノードＡをＩ／Ｏ端子とすると共に入力回路
３に接続し、Ｍ１〜Ｍ３のゲート端子にドライブ回路手
段からの電圧を印加する。
得る入力／出力段を被混合技術で実現する。 【構成】 電源の両端間に直列に第１（Ｍ１）及び第２
（Ｍ２）のトランジスタのソース・コレクタ路，並びに
第３（Ｍ３）のトランジスタのコレクタ・ソース路を接
続し、Ｍ２のソース・コレクタ路と並列にダイオードＤ
２を接続し、Ｄ２のカソードとＭ３のコレクタの接続点
である回路ノードＡをＩ／Ｏ端子とすると共に入力回路
３に接続し、Ｍ１〜Ｍ３のゲート端子にドライブ回路手
段からの電圧を印加する。
Description
【０００１】
【産業上の利用分野】この発明は、入力デバイス兼出力
デバイス、特に低電圧及び高電圧で作動するために配置
され得る入力段兼出力段に関するものである。
デバイス、特に低電圧及び高電圧で作動するために配置
され得る入力段兼出力段に関するものである。
【０００２】
【従来の技術】普通の入力／出力段には、その製造時に
用いられた技術によって主としてもたらされる動作に或
る種の制限がある。詳しく云うと、入力／出力段は、同
一チップ上に、低電圧で作動する回路部分と高電圧で作
動する回路部分とを実施することを禁止する技術で実施
される。
用いられた技術によって主としてもたらされる動作に或
る種の制限がある。詳しく云うと、入力／出力段は、同
一チップ上に、低電圧で作動する回路部分と高電圧で作
動する回路部分とを実施することを禁止する技術で実施
される。
【０００３】
【発明が解決しようとする課題】この発明の基礎になる
技術的問題は、低電圧及び高電圧で作動するために配置
され得る入力／出力段を被混合技術で実施することであ
る。事実、被混合技術を使用することにより、低電圧回
路部分と高電圧回路部分は共に１チップ上に実施するこ
とができる。
技術的問題は、低電圧及び高電圧で作動するために配置
され得る入力／出力段を被混合技術で実施することであ
る。事実、被混合技術を使用することにより、低電圧回
路部分と高電圧回路部分は共に１チップ上に実施するこ
とができる。
【０００４】
【課題を解決するための手段】上述した技術的問題は、
特許請求の範囲の請求項１に規定されたような入力／出
力段によって解決される。
特許請求の範囲の請求項１に規定されたような入力／出
力段によって解決される。
【０００５】
【実施例】この発明に係る入力／出力段の特色及び利点
は、添付図面に例示されて限定ではない一実施例につい
ての以下の詳しい説明から明らかになるだろう。図１は
この発明に係る入力／出力段を示す回路図であり、この
入力／出力段１は、被混合技術で実施され、Ｐチャネル
ＭＯＳ型の第１のトランジスタＭ１、並びにＮチャネル
ＤＭＯＳ型の第２（Ｍ２）及び第３（Ｍ３）のトランジ
スタを備え、これら３個のトランジスタの各々はソース
端子、ドレイン端子及びゲート端子を有している。
は、添付図面に例示されて限定ではない一実施例につい
ての以下の詳しい説明から明らかになるだろう。図１は
この発明に係る入力／出力段を示す回路図であり、この
入力／出力段１は、被混合技術で実施され、Ｐチャネル
ＭＯＳ型の第１のトランジスタＭ１、並びにＮチャネル
ＤＭＯＳ型の第２（Ｍ２）及び第３（Ｍ３）のトランジ
スタを備え、これら３個のトランジスタの各々はソース
端子、ドレイン端子及びゲート端子を有している。
【０００６】詳しく云うと、第１のトランジスタＭ１の
ソース端子、ドレイン端子、ゲート端子は、それぞれ電
源の第１端子、第２のトランジスタＭ２のソース端子、
図面に部分的に示されているドライブ回路手段に接続さ
れている。第２のトランジスタＭ２のドレイン端子、ゲ
ート端子は、それぞれ入力／出力段１の入力／出力端子
を形成する回路ノードＡ、ドライブ回路手段に接続され
ている。第３のトランジスタＭ３のソース端子、ドレイ
ン端子、ゲート端子はそれぞれ電源の第１端子よりも低
い電位にある第２端子、回路ノードＡ、ドライブ回路手
段に接続されている。
ソース端子、ドレイン端子、ゲート端子は、それぞれ電
源の第１端子、第２のトランジスタＭ２のソース端子、
図面に部分的に示されているドライブ回路手段に接続さ
れている。第２のトランジスタＭ２のドレイン端子、ゲ
ート端子は、それぞれ入力／出力段１の入力／出力端子
を形成する回路ノードＡ、ドライブ回路手段に接続され
ている。第３のトランジスタＭ３のソース端子、ドレイ
ン端子、ゲート端子はそれぞれ電源の第１端子よりも低
い電位にある第２端子、回路ノードＡ、ドライブ回路手
段に接続されている。
【０００７】このようなドライブ回路手段は少なくとも
１個のスイッチング回路手段２を含み、このスイッチン
グ回路手段２は第２のトランジスタＭ２のゲート端子に
第１（Ｖref1）と第２（Ｖref2）の基準電位（Ｖref1＞
Ｖref2）を交互に印加する。
１個のスイッチング回路手段２を含み、このスイッチン
グ回路手段２は第２のトランジスタＭ２のゲート端子に
第１（Ｖref1）と第２（Ｖref2）の基準電位（Ｖref1＞
Ｖref2）を交互に印加する。
【０００８】第２のトランジスタＭ２のソース端子とド
レイン端子の間にはダイオードＤ２が接続され、このダ
イオードＤ２は第２のトランジスタＭ２の集積構造に固
有のものであり且つ高電圧でさえ作動され得る。
レイン端子の間にはダイオードＤ２が接続され、このダ
イオードＤ２は第２のトランジスタＭ２の集積構造に固
有のものであり且つ高電圧でさえ作動され得る。
【０００９】入力／出力段１は、更に、回路ノードＡに
接続された第１入力端子、基準電圧Ｖref3が印加される
第２入力端子、及び入力／出力段１の出力端子を形成す
る少なくとも１個の出力端子を有する入力回路３を備え
ている。この入力回路３は、ＰＮＰ型の第１（Ｔ１）及
び第２（Ｔ２）のバイポーラトランジスタから成る差動
型の回路構成である。
接続された第１入力端子、基準電圧Ｖref3が印加される
第２入力端子、及び入力／出力段１の出力端子を形成す
る少なくとも１個の出力端子を有する入力回路３を備え
ている。この入力回路３は、ＰＮＰ型の第１（Ｔ１）及
び第２（Ｔ２）のバイポーラトランジスタから成る差動
型の回路構成である。
【００１０】次に、この発明に係る入力／出力段の動作
を説明しよう。出力段として使用する時には、この入力
／出力段１はＣＭＯＳ型のプッシュプル構成か開ドレイ
ン構成で作動され得る。ＣＭＯＳ型のプッシュプル構成
での動作は、スイッチング回路手段２により第２のトラ
ンジスタＭ２のゲート端子へ第１の基準電位Ｖref1を印
加することで第２のトランジスタＭ２をターンオンする
ことで得られる。
を説明しよう。出力段として使用する時には、この入力
／出力段１はＣＭＯＳ型のプッシュプル構成か開ドレイ
ン構成で作動され得る。ＣＭＯＳ型のプッシュプル構成
での動作は、スイッチング回路手段２により第２のトラ
ンジスタＭ２のゲート端子へ第１の基準電位Ｖref1を印
加することで第２のトランジスタＭ２をターンオンする
ことで得られる。
【００１１】その結果ダイオードＤ２は短絡され、そし
て第１（Ｍ１）と第３（Ｍ３）のトランジスタは、これ
らのゲート端子に接続されたドライブ回路手段（図示し
ない）によって逆相でドライブされるならば、ＣＭＯＳ
型のプッシュプル構成で作動する。ＣＭＯＳ型のプッシ
ュプル構成では、入力／出力段１は低い出力電圧で作動
する。
て第１（Ｍ１）と第３（Ｍ３）のトランジスタは、これ
らのゲート端子に接続されたドライブ回路手段（図示し
ない）によって逆相でドライブされるならば、ＣＭＯＳ
型のプッシュプル構成で作動する。ＣＭＯＳ型のプッシ
ュプル構成では、入力／出力段１は低い出力電圧で作動
する。
【００１２】開ドレイン構成での入力／出力段１の動作
は、第１のトランジスタＭ１を、そのゲート端子に接続
されたドライブ回路手段（図示しない）によりターンオ
ンし、且つスイッチング回路手段により第２のトランジ
スタＭ２のゲート端子に第２の基準電位Ｖref2を印加す
ることで得られる。従って、第２のトランジスタＭ２は
ターンオフされ、そしてダイオードＤ２は、第１のトラ
ンジスタＭ１のドレイン端子に存在する電圧よりも高い
電圧が供給される負荷に回路ノードＡ（入力／出力段１
の出力端子として働く）が接続される時、回路ノードＡ
から第２のトランジスタＭ２を切り離す。
は、第１のトランジスタＭ１を、そのゲート端子に接続
されたドライブ回路手段（図示しない）によりターンオ
ンし、且つスイッチング回路手段により第２のトランジ
スタＭ２のゲート端子に第２の基準電位Ｖref2を印加す
ることで得られる。従って、第２のトランジスタＭ２は
ターンオフされ、そしてダイオードＤ２は、第１のトラ
ンジスタＭ１のドレイン端子に存在する電圧よりも高い
電圧が供給される負荷に回路ノードＡ（入力／出力段１
の出力端子として働く）が接続される時、回路ノードＡ
から第２のトランジスタＭ２を切り離す。
【００１３】第３のトランジスタＭ３は、高い出力電圧
でさえ開ドレイン構成で作動し得る。入力／出力段１を
入力段として利用するために、第１（Ｍ１）、第２（Ｍ
２）及び第３（Ｍ３）のトランジスタはこれらのゲート
端子に接続されたドライブ回路手段によってターンオフ
され、そして差動型の回路構成は入力回路３として使用
される。入力段としての入力／出力段１は低電圧と高電
圧のどちらでも作動され得る。
でさえ開ドレイン構成で作動し得る。入力／出力段１を
入力段として利用するために、第１（Ｍ１）、第２（Ｍ
２）及び第３（Ｍ３）のトランジスタはこれらのゲート
端子に接続されたドライブ回路手段によってターンオフ
され、そして差動型の回路構成は入力回路３として使用
される。入力段としての入力／出力段１は低電圧と高電
圧のどちらでも作動され得る。
【００１４】この発明の一実施例を図示して説明した
が、その変形例はこの発明の概念の範囲内で可能であ
る。
が、その変形例はこの発明の概念の範囲内で可能であ
る。
【図１】この発明に係る入力／出力段の一実施例を示す
回路図である。
回路図である。
１ 入力／出力段 ２ スイッチング回路手段 ３ 入力回路 Ｍ１ 第１のトランジスタ Ｍ２ 第２のトランジスタ Ｍ３ 第３のトランジスタ Ｄ２ ダイオード Ａ 回路ノード Ｔ１，Ｔ２ バイポーラトランジスタ
フロントページの続き (72)発明者 ジョルジョ・ペドラッツィーニ イタリア国、27100 パヴィア、ヴィア・ トロヴァマーラ 88 (72)発明者 ドメニコ・ロッシ イタリア国、27024 チラヴェーニャ、ヴ ィア・ローマ 161
Claims (7)
- 【請求項１】 低電圧及び高電圧で作動するために配置
し得る入力段兼出力段において、 第１（Ｍ１）、第２（Ｍ２）及び第３（Ｍ３）のトラン
ジスタであって、その各々が第１端子、第２端子及び制
御端子を有し、前記第１のトランジスタ（Ｍ１）の第１
端子、第２端子、制御端子がそれぞれ電源の第１端子、
前記第２のトランジスタ（Ｍ２）の第１端子、ドライブ
回路手段に接続され、前記第２のトランジスタ（Ｍ２）
の第２端子、制御端子がそれぞれ前記入力／出力段(1)
の入力／出力端子を形成する回路ノード（Ａ）、前記ド
ライブ回路手段に接続され、そして前記第３のトランジ
スタ（Ｍ３）の第１端子、第２端子、制御端子がそれぞ
れ前記電源の第２端子、前記回路ノード、前記ドライブ
回路手段に接続されている前記第１（Ｍ１）、第２（Ｍ
２）及び第３（Ｍ３）のトランジスタと、 前記第２のトランジスタ（Ｍ２）の第１端子と第２端子
の間に接続された少なくとも１個のダイオード（Ｄ２）
と、 前記回路ノード（Ａ）に接続された第１入力端子、基準
電圧（Ｖref3）が印加される第２入力端子、及び入力／
出力段(1)の出力端子を形成する少なくとも１個の出力
端子を有する入力回路(3)と、 を備えたことを特徴とする入力／出力段。 - 【請求項２】 前記ドライブ回路手段は、前記第２のト
ランジスタ（Ｍ２）の制御端子へ第１（Ｖref1）と第２
（Ｖref2）の基準電位を交互に供給するようになってい
る少なくとも１個のスイッチング回路手段(2)を備えて
いることを特徴とする請求項１の入力／出力段。 - 【請求項３】 前記入力回路(3)は差動型の回路構成で
あることを特徴とする請求項１の入力／出力段。 - 【請求項４】 前記差動型の回路構成はＰＮＰ型のバイ
ポーラトランジスタを含むことを特徴とする請求項１又
は３の入力／出力段。 - 【請求項５】 被混合技術で実施され、そして前記第１
のトランジスタ（Ｍ１）がＰチャネルＭＯＳトランジス
タであり、前記第２（Ｍ２）及び第３（Ｍ３）のトラン
ジスタがＮチャネルＤＭＯＳトランジスタであることを
特徴とする請求項１ないし４のいずれかの入力／出力
段。 - 【請求項６】 前記第１（Ｍ１）、第２（Ｍ２）、及び
第３（Ｍ３）のトランジスタの第１端子、第２端子、制
御端子がそれぞれソース端子、ドレイン端子、ゲート端
子であることを特徴とする請求項１ないし５のいずれか
の入力／出力段。 - 【請求項７】 前記ダイオード（Ｄ２）は前記第２のト
ランジスタ（Ｍ２）の集積構造に固有の真性ダイオード
であることを特徴とする請求項１の入力／出力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830438A EP0651510B1 (en) | 1993-10-29 | 1993-10-29 | Input/output stage adapted to operate with low and high voltages |
| IT93830438.3 | 1993-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264040A true JPH07264040A (ja) | 1995-10-13 |
Family
ID=8215243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265493A Pending JPH07264040A (ja) | 1993-10-29 | 1994-10-28 | 入力／出力段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5483189A (ja) |
| EP (1) | EP0651510B1 (ja) |
| JP (1) | JPH07264040A (ja) |
| DE (1) | DE69316215T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69333821T2 (de) | 1992-06-15 | 2005-11-17 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481432A (en) * | 1982-06-07 | 1984-11-06 | Fairchild Camera & Instrument Corp. | Programmable output buffer |
| JPS6235958A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | マイクロ・コンピユ−タ |
| JPS6278915A (ja) * | 1985-10-02 | 1987-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63114319A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 出力回路 |
| JPS6467027A (en) * | 1987-09-07 | 1989-03-13 | Aisin Seiki | Level conversion circuit |
| FR2654278B1 (fr) * | 1989-11-08 | 1992-01-10 | Alcatel Business Systems | Etage de sortie sur un lien serie synchrone, en particulier pour carte d'interface numerique equipant un central telephonique, et central telephonique equipe de telles cartes d'interface. |
| JPH0469890A (ja) * | 1990-07-10 | 1992-03-05 | Nec Corp | 基準電圧発生回路 |
| JPH0468209A (ja) * | 1990-07-10 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 燃焼装置 |
| JPH04266216A (ja) * | 1991-02-21 | 1992-09-22 | Nec Eng Ltd | レベル変換回路 |
-
1993
- 1993-10-29 DE DE69316215T patent/DE69316215T2/de not_active Expired - Fee Related
- 1993-10-29 EP EP93830438A patent/EP0651510B1/en not_active Expired - Lifetime
-
1994
- 1994-10-28 JP JP6265493A patent/JPH07264040A/ja active Pending
- 1994-10-31 US US08/332,831 patent/US5483189A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69316215D1 (de) | 1998-02-12 |
| US5483189A (en) | 1996-01-09 |
| DE69316215T2 (de) | 1998-04-16 |
| EP0651510B1 (en) | 1998-01-07 |
| EP0651510A1 (en) | 1995-05-03 |
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