JPH0442470A - クロツク抽出回路 - Google Patents
クロツク抽出回路Info
- Publication number
- JPH0442470A JPH0442470A JP2150637A JP15063790A JPH0442470A JP H0442470 A JPH0442470 A JP H0442470A JP 2150637 A JP2150637 A JP 2150637A JP 15063790 A JP15063790 A JP 15063790A JP H0442470 A JPH0442470 A JP H0442470A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- reference clock
- lock detection
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ産業上の利用分野
Ｂ発明の概要
Ｃ従来の技術（第５図〜第７図）
Ｄ発明が解決しようとする課題（第８図、第９図）８課
題を解決するための手段（第１図、第３図）Ｆ作用（第
１図、第３図） Ｇ実施例 （Ｇ１）第１実施例のクロック抽出回路（第１図、第２
図） （Ｇ２）第２実施例のクロック抽出回路（第３図、第４
図） （Ｇ３）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はクロック抽出回路に関し、例えばデータレコー
ダの再生系に用いられるものに適用して好適なものであ
る。
題を解決するための手段（第１図、第３図）Ｆ作用（第
１図、第３図） Ｇ実施例 （Ｇ１）第１実施例のクロック抽出回路（第１図、第２
図） （Ｇ２）第２実施例のクロック抽出回路（第３図、第４
図） （Ｇ３）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はクロック抽出回路に関し、例えばデータレコー
ダの再生系に用いられるものに適用して好適なものであ
る。
Ｂ発明の概要
本発明は、セルフクロラフ方式の人力データからクロッ
クを抽出するクロック抽出回路において、基準クロック
又は入力データに基づいて発生したロック検出用データ
と、入力データ又は基準クロックとに応じてフェーズロ
ックドループがロックしているか否かを検出するように
したことにより、確実にロック状態を検出し得る。
クを抽出するクロック抽出回路において、基準クロック
又は入力データに基づいて発生したロック検出用データ
と、入力データ又は基準クロックとに応じてフェーズロ
ックドループがロックしているか否かを検出するように
したことにより、確実にロック状態を検出し得る。
Ｃ従来の技術
従来、磁気テープ上に所望の情報データを記録し再生す
るデータレコーダにおいては、いわゆるセルフクロック
方式によるデータ伝送系が採用されており、情報データ
がクロックを含んで変調されて磁気テープ上に記録され
、再生時再生ディジタル信号中からクロックを抽出し、
当該クロックに応じて再生ディジタル信号を復調して情
報データを得るようになされている。
るデータレコーダにおいては、いわゆるセルフクロック
方式によるデータ伝送系が採用されており、情報データ
がクロックを含んで変調されて磁気テープ上に記録され
、再生時再生ディジタル信号中からクロックを抽出し、
当該クロックに応じて再生ディジタル信号を復調して情
報データを得るようになされている。
すなわち、第５図に示すように、データレコーダのデー
タ再生装Ｗ１は磁気テープ２に記録された情報データを
ヘッド３によって読み出した後、ヘッド増幅回路４及び
イコライザ回路５を通じて増幅すると共にイコライズし
、再生ＲＦ信号ＳＩＦとして比較回路構成の２値化回路
６に入力する。
タ再生装Ｗ１は磁気テープ２に記録された情報データを
ヘッド３によって読み出した後、ヘッド増幅回路４及び
イコライザ回路５を通じて増幅すると共にイコライズし
、再生ＲＦ信号ＳＩＦとして比較回路構成の２値化回路
６に入力する。
２値化回路６には所定の基準電圧Ｖ ｌｔＦが供給され
ており、再生ＲＦ信号ＳｍＦを基準電圧Ｖ ＩＥＦのレ
ベルに応じて２値化し、この結果得られる入力データＤ
Ｔ Ｉ ＮをＤフリップフロップ７の入力端りに入力
すると共にフェーズロックドループ（ＰＬＬ）構成でな
るクロック抽出回路８に入力する。
ており、再生ＲＦ信号ＳｍＦを基準電圧Ｖ ＩＥＦのレ
ベルに応じて２値化し、この結果得られる入力データＤ
Ｔ Ｉ ＮをＤフリップフロップ７の入力端りに入力
すると共にフェーズロックドループ（ＰＬＬ）構成でな
るクロック抽出回路８に入力する。
クロック抽出回路８は入力データＤＴＩＮに同期したク
ロックＣＫ ｏを抽出し、これをＤフリップフロップ７
のクロック端に供給すると共に、後段のディジタル信号
処理回路（図示せず）に送出する。
ロックＣＫ ｏを抽出し、これをＤフリップフロップ７
のクロック端に供給すると共に、後段のディジタル信号
処理回路（図示せず）に送出する。
Ｄフリップフロップ７はクロックＣＫ、に応じたタイミ
ングで入力データＤ Ｔ ｔ Ｎを同期化し、この結果
得られる入力データＤ Ｔ Ｉ Ｎ ｌをディジタル信
号処理回路に送出する。
ングで入力データＤ Ｔ ｔ Ｎを同期化し、この結果
得られる入力データＤ Ｔ Ｉ Ｎ ｌをディジタル信
号処理回路に送出する。
かくしてディジタル信号処理回路はクロックＣＫ０のタ
イミングに基づいて入力データＤＴＩＮ＋の復調処理を
実行し、このようにして磁気テープ２に記録された情報
データを再生し得るようになされている。
イミングに基づいて入力データＤＴＩＮ＋の復調処理を
実行し、このようにして磁気テープ２に記録された情報
データを再生し得るようになされている。
ところで一般にクロック抽出回路８が正常に動作してい
るか否かを検出するためには、ＰＬＬがロックしている
か否かを検出すれば良（、従来第６図に示すように第１
の入力クロックＣＫＩＮＩに基づく第２の入力クロック
ＣＫ＋Ｎｘ （第７図（Ａ））に対して位相の同期し
た第２の基準クロックＣＫ１□（第７図（Ｂ））を発住
するＰＬＬ回路１０においては、第２の入力クロックＣ
Ｋ＋Ｈｔと第２の基準クロックＣＫ□、との反転信号に
ついて排他的論理和演算を行い、当該演算結果の積分値
が論理ｒＨ」レベルのとき、ＰＬＬ回路ＩＯが口′ンク
していることを検出するようになされている。
るか否かを検出するためには、ＰＬＬがロックしている
か否かを検出すれば良（、従来第６図に示すように第１
の入力クロックＣＫＩＮＩに基づく第２の入力クロック
ＣＫ＋Ｎｘ （第７図（Ａ））に対して位相の同期し
た第２の基準クロックＣＫ１□（第７図（Ｂ））を発住
するＰＬＬ回路１０においては、第２の入力クロックＣ
Ｋ＋Ｈｔと第２の基準クロックＣＫ□、との反転信号に
ついて排他的論理和演算を行い、当該演算結果の積分値
が論理ｒＨ」レベルのとき、ＰＬＬ回路ＩＯが口′ンク
していることを検出するようになされている。
実際上このＰＬＬ回路１０においては、第１の入力クロ
ックＣＫ、□が１／Ｎ分周回路１１を通じて１／Ｎ分周
され第２の入力クロックＣＫＩＮ！とじて位相比較回路
１２に入力される。
ックＣＫ、□が１／Ｎ分周回路１１を通じて１／Ｎ分周
され第２の入力クロックＣＫＩＮ！とじて位相比較回路
１２に入力される。
また位相比較回路１２にはこれに加えて、電圧制御型発
振器（ＶＣＯ）１３から送出される第１の基準クロック
信号ＣＫｍｉｒ＋が１／Ｍ分周回路１４を通じて１／Ｍ
分周され第２の基準クロックＣＫ１ｏとして入力される
。
振器（ＶＣＯ）１３から送出される第１の基準クロック
信号ＣＫｍｉｒ＋が１／Ｍ分周回路１４を通じて１／Ｍ
分周され第２の基準クロックＣＫ１ｏとして入力される
。
位相比較回路１２は、 第２の入力クロックＣＫいよ及
び第２の基準クロックＣＫ１！Ｆ！の位相を比較して当
該位相差に応じたエラー電圧Ｖ、、、を発生し、これを
ローパスフィルタ（ＬＰＦ）１５を通じて平均エラー電
圧■。、としてＶＣＯ１３に帰還する かくして、ＶＣＯ１３から発振される第１の基準クロッ
ク信号ＣＫ、、、、の周波数は、１／Ｍ分周した第２の
基準クロックＣＫ、！、、の位相が第２の入力クロック
ＣＫ＋、４ｚの位相と一致するように制御され、このよ
うにして、第１の入力クロックＣＫ １，１１に基づく
第２の入力クロックＣＫＩＮ！に対して位相の同期した
第２の基準クロックＣＫ□。
び第２の基準クロックＣＫ１！Ｆ！の位相を比較して当
該位相差に応じたエラー電圧Ｖ、、、を発生し、これを
ローパスフィルタ（ＬＰＦ）１５を通じて平均エラー電
圧■。、としてＶＣＯ１３に帰還する かくして、ＶＣＯ１３から発振される第１の基準クロッ
ク信号ＣＫ、、、、の周波数は、１／Ｍ分周した第２の
基準クロックＣＫ、！、、の位相が第２の入力クロック
ＣＫ＋、４ｚの位相と一致するように制御され、このよ
うにして、第１の入力クロックＣＫ １，１１に基づく
第２の入力クロックＣＫＩＮ！に対して位相の同期した
第２の基準クロックＣＫ□。
を送出する。
ここでこのＰＬＬ回路１０の場合、第２の基準クロック
ＣＫ□□はインバータ回路１６を通じて反転され、第２
の入力クロックＣＫ＋Ｎｚと共にイクスクルーシブオア
回路１７に入力されて排他的論理和演算が実行され、こ
の演算結果が積分回路１８を通じてロック検出信号Ｓ、
。（第７図（Ｃ））として送出される。
ＣＫ□□はインバータ回路１６を通じて反転され、第２
の入力クロックＣＫ＋Ｎｚと共にイクスクルーシブオア
回路１７に入力されて排他的論理和演算が実行され、こ
の演算結果が積分回路１８を通じてロック検出信号Ｓ、
。（第７図（Ｃ））として送出される。
このロック検出信号ＳＬ０はＰＬＬ回路１０がロックし
、第２の基準クロックＣＫＩＩＥＦ！及び第２の入力ク
ロックＣＫ＋、４ｚの位相が一致しているとき１６理「
Ｈ’レベルを有し、かくしてロック検出信号ｓＬ、の論
理レベルに基づいて、ＰＬＬ回路１０がロックしている
か否かを検出し得る。
、第２の基準クロックＣＫＩＩＥＦ！及び第２の入力ク
ロックＣＫ＋、４ｚの位相が一致しているとき１６理「
Ｈ’レベルを有し、かくしてロック検出信号ｓＬ、の論
理レベルに基づいて、ＰＬＬ回路１０がロックしている
か否かを検出し得る。
Ｄ発明が解決しようとする！！題
ところで上述したクロック抽出回路８においては、第８
図に示すように人力データＤＴＩＮ（第９図（Ａ））が
データウィンドウ発生回路２０に入力され、この結果入
力データＤＴ、Ｈの立ち上がり及び立ち下がりエツジに
応じて、所定期間の間立ち上がるデータウィンドウＤ’
ｒ’ｗＤ（第９図（Ｂ））が発生され、これが位相比較
回路２１に入力される。
図に示すように人力データＤＴＩＮ（第９図（Ａ））が
データウィンドウ発生回路２０に入力され、この結果入
力データＤＴ、Ｈの立ち上がり及び立ち下がりエツジに
応じて、所定期間の間立ち上がるデータウィンドウＤ’
ｒ’ｗＤ（第９図（Ｂ））が発生され、これが位相比較
回路２１に入力される。
また位相比較回路２１にはＶＣＯ１３で発生された入力
データＤＴ、、に含まれるセルフクロックにほぼ等しい
基準クロックＣＫ、（第９図（Ｃ））が入力されている
。
データＤＴ、、に含まれるセルフクロックにほぼ等しい
基準クロックＣＫ、（第９図（Ｃ））が入力されている
。
これにより位相比較回路２１はデータウィンドウＤＴｗ
ｎの立ち上がり期間の中央のタイミングで基準クロック
ＣＫ、が立ち上がるようなエラー電圧■、□を発生し、
これをＬＰＦ １５を通じて平均値化して平均エラー電
圧ｖ ｔａｘとしてＶＣＯＩ３の発振周波数を制御する
。
ｎの立ち上がり期間の中央のタイミングで基準クロック
ＣＫ、が立ち上がるようなエラー電圧■、□を発生し、
これをＬＰＦ １５を通じて平均値化して平均エラー電
圧ｖ ｔａｘとしてＶＣＯＩ３の発振周波数を制御する
。
このようにしてこのクロック抽出回路８は入力データＤ
Ｔ工に含まれるセルフクロツタに位相が同期した基準ク
ロックＣＫ、を抽出し、これを送出し得るようになされ
ている。
Ｔ工に含まれるセルフクロツタに位相が同期した基準ク
ロックＣＫ、を抽出し、これを送出し得るようになされ
ている。
ところが、クロック抽出回路８の入力データＤＴＩＮと
基準クロックＣＫ ｏとでは実際の周波数が異なるため
ＰＬＬ回路１０について上述したように単に入力データ
ＤＴ、Ｎ及び基準クロックＣＫ。
基準クロックＣＫ ｏとでは実際の周波数が異なるため
ＰＬＬ回路１０について上述したように単に入力データ
ＤＴ、Ｎ及び基準クロックＣＫ。
の排他的論理和演算を実行しても、クロック抽出回路８
がロックしているか否かを検出し得ない問題があった。
がロックしているか否かを検出し得ない問題があった。
このため位相比較回路２１から送出されるエラー電圧■
。１を監視してクロック抽出回路８がロックしているか
否かを検出することが考えられるが、このようにしても
ＰＬＬの構成や状態によってエラー電圧ＶＥｌｌ 自体
の信転性が低く、正しくクロック抽出回路８がロックし
ているか否かを検出できず、結局解決策として未だ不十
分であった。
。１を監視してクロック抽出回路８がロックしているか
否かを検出することが考えられるが、このようにしても
ＰＬＬの構成や状態によってエラー電圧ＶＥｌｌ 自体
の信転性が低く、正しくクロック抽出回路８がロックし
ているか否かを検出できず、結局解決策として未だ不十
分であった。
本発明は以上の点を考慮したなされたもので、セルフク
ロック方式の人力データからクロックを抽出する際に確
実にロック状態か否かを検出し得るクロック抽出回路を
提案しようとするものである。
ロック方式の人力データからクロックを抽出する際に確
実にロック状態か否かを検出し得るクロック抽出回路を
提案しようとするものである。
ＥｙＡ題を解決するための手段
かかる課題を解決するため第１の発明においては、フェ
ーズロックドループ構成でなりセルフクロツタ方式で伝
送される入力データＤＴ、Ｈに含まれるクロックを抽出
するクロック抽出回路３０において、制御電圧ＶＥｍ＋
（Ｖｔｍｔ ）に応じて所定の基準クロックＣＫ、
、（ＣＫ、。）を発生する電圧制御型発振手段１３と、
基準クロックＣＫｔ＋及び入力データＤＴＩＮ （ＤＴ
ｗｅ）の位相を比較し、その位相差に応じた制御電圧Ｖ
ｖａ＋ （ＶＩｚ ）を発生して電圧制御型発振手段
１３に帰還し、基準クロックＣＫ、、の周波数を制御す
る位相比較手段２１と、基準クロックＣＫ ＋ ＋に基
づいて第１のロック検出用データＣＫＩ！を発生すると
共に、その第１のロック検出用データＣＫ、、及び入力
データＤＴ１．４に応じた第１のロック検出信号５ＬＯ
Ｉを発生する第１のロック検出手段３１．３２．１８と
を設けるようにした。
ーズロックドループ構成でなりセルフクロツタ方式で伝
送される入力データＤＴ、Ｈに含まれるクロックを抽出
するクロック抽出回路３０において、制御電圧ＶＥｍ＋
（Ｖｔｍｔ ）に応じて所定の基準クロックＣＫ、
、（ＣＫ、。）を発生する電圧制御型発振手段１３と、
基準クロックＣＫｔ＋及び入力データＤＴＩＮ （ＤＴ
ｗｅ）の位相を比較し、その位相差に応じた制御電圧Ｖ
ｖａ＋ （ＶＩｚ ）を発生して電圧制御型発振手段
１３に帰還し、基準クロックＣＫ、、の周波数を制御す
る位相比較手段２１と、基準クロックＣＫ ＋ ＋に基
づいて第１のロック検出用データＣＫＩ！を発生すると
共に、その第１のロック検出用データＣＫ、、及び入力
データＤＴ１．４に応じた第１のロック検出信号５ＬＯ
Ｉを発生する第１のロック検出手段３１．３２．１８と
を設けるようにした。
また第２の発明においては、フェーズロックドループ構
成でなりセルフクロツタ方式で伝送される入力データＤ
Ｔ Ｉ Ｎに含まれるクロックを抽出するクロック抽
出回路４０において、制御電圧Ｖ Ｆａｌｌ（Ｖｔａｚ
）に応じて所定の基準クロックＣＫｘｏを発生する電
圧制御型発振手段１３と、基準クロックＣＫ！。及び入
力データＤＴＩＮの位相を比較し、その位相差に応じた
制御電圧Ｖｒｍ＋ （Ｖｔａｚ ）を発生して電圧制
御型発振手段１３に帰還し、基準クロックＣＫ、。の周
波数を制御する位相比較手段１２と、入力データＤＴＩ
Ｎに基づいて第２のロック検出用データＤＴＬｏを発生
すると共に、その第２のロック検出用データＤＴｔｏ及
び基準クロックＣＫ ｔ。に応じた第２のロック検出信
号Ｓ ＬＯＩ！を発生する第２のロック検出手段４１．
４２．１８とを設けるようにした。
成でなりセルフクロツタ方式で伝送される入力データＤ
Ｔ Ｉ Ｎに含まれるクロックを抽出するクロック抽
出回路４０において、制御電圧Ｖ Ｆａｌｌ（Ｖｔａｚ
）に応じて所定の基準クロックＣＫｘｏを発生する電
圧制御型発振手段１３と、基準クロックＣＫ！。及び入
力データＤＴＩＮの位相を比較し、その位相差に応じた
制御電圧Ｖｒｍ＋ （Ｖｔａｚ ）を発生して電圧制
御型発振手段１３に帰還し、基準クロックＣＫ、。の周
波数を制御する位相比較手段１２と、入力データＤＴＩ
Ｎに基づいて第２のロック検出用データＤＴＬｏを発生
すると共に、その第２のロック検出用データＤＴｔｏ及
び基準クロックＣＫ ｔ。に応じた第２のロック検出信
号Ｓ ＬＯＩ！を発生する第２のロック検出手段４１．
４２．１８とを設けるようにした。
Ｆ作用
セルフクロック方式の入力データＤ Ｔ Ｉ Ｎからク
ロックを抽出する際に、ロック検出手段３１．３２．１
８（４１，４２，１８）によって基準クロ・ンクＣＫ、
、又は入力データＤ Ｔ Ｉ Ｎに基づいて発生したロ
ック検出用データ（ＣＫｒｔ、ＤＴｔｏ）と、入力デー
タＤＴｌ、ｌ又は基準クロックＣＫ、。とに応じてフェ
ーズロックドループがロックしているか否かを検出する
ようにしたことにより、確実にロック状態を検出し得る
。
ロックを抽出する際に、ロック検出手段３１．３２．１
８（４１，４２，１８）によって基準クロ・ンクＣＫ、
、又は入力データＤ Ｔ Ｉ Ｎに基づいて発生したロ
ック検出用データ（ＣＫｒｔ、ＤＴｔｏ）と、入力デー
タＤＴｌ、ｌ又は基準クロックＣＫ、。とに応じてフェ
ーズロックドループがロックしているか否かを検出する
ようにしたことにより、確実にロック状態を検出し得る
。
Ｇ実施例
以下図面について、本発明の一実施例を詳述する。
（Ｇ１）第１実施例のクロック抽出回路第８図との対応
部分に同一符号を付して示す第１図において、３０は全
体としてクロック抽出回路を示し、入力データＤＴＩＮ
（第２図（Ａ））がデータウィンドウ発生回路２０及び
Ｄフリップフロップ７の入力端りに入力される。
部分に同一符号を付して示す第１図において、３０は全
体としてクロック抽出回路を示し、入力データＤＴＩＮ
（第２図（Ａ））がデータウィンドウ発生回路２０及び
Ｄフリップフロップ７の入力端りに入力される。
データウィンドウ発生回路２０は例えば遅延回路及びイ
クスクルーシブオア回路構成でなり、入力データＤＴい
と遅延回路で所定分遅延された遅延データとの間で排他
的論理和演算を行い、入力データＤＴ、、の立ち上がり
及び立ち下がりエツジのタイミングで立ち上がり所定の
パルス幅を有するデータウィンドウＤＴ＠ｅ（第２図（
Ｂ））を発生して位相比較回路２１に送出する。
クスクルーシブオア回路構成でなり、入力データＤＴい
と遅延回路で所定分遅延された遅延データとの間で排他
的論理和演算を行い、入力データＤＴ、、の立ち上がり
及び立ち下がりエツジのタイミングで立ち上がり所定の
パルス幅を有するデータウィンドウＤＴ＠ｅ（第２図（
Ｂ））を発生して位相比較回路２１に送出する。
またこの位相比較回路２１にはＶＣＯ１３から送出され
る第１の基準クロックＣＫＩＯ（第２図（Ｅ））が１／
２分周回路３３を通じて１／２分周され、第２の基準ク
ロックＣＫ、、（第２図（Ｃ））として入力されている
。
る第１の基準クロックＣＫＩＯ（第２図（Ｅ））が１／
２分周回路３３を通じて１／２分周され、第２の基準ク
ロックＣＫ、、（第２図（Ｃ））として入力されている
。
これにより位相比較回路２１は、第２の基準クロックＣ
Ｋ、、の立ち上がりエツジとデータウィンドウＤＴ１．
ＩＤの立ち上がりパルスの中央部との間で位相を比較し
、当該位相差に応じたエラー電圧■ｏ１を発生する。
Ｋ、、の立ち上がりエツジとデータウィンドウＤＴ１．
ＩＤの立ち上がりパルスの中央部との間で位相を比較し
、当該位相差に応じたエラー電圧■ｏ１を発生する。
このエラー電圧ＶｅｉｌはＬＰＦ１５を通じて平均エラ
ー電圧■。、としてＶＣＯ１３に人力され、これにより
ＶＣＯ１３は平均エラー電圧Ｖ Ｅａｔに応じて第１の
基準クロックＣＫ、。の発振周波数を制御する。
ー電圧■。、としてＶＣＯ１３に人力され、これにより
ＶＣＯ１３は平均エラー電圧Ｖ Ｅａｔに応じて第１の
基準クロックＣＫ、。の発振周波数を制御する。
かくして、クロック抽出回路３０の出力としては、入力
データＤＴ、Ｈに基づくデータウィンドウＤＴｈｎに位
相の同期した第２の基準クロックＣＫ、が送出され、デ
ィジタル信号処理回路に入力されると共にＤフリップフ
ロップ７のクロック端に入力される。
データＤＴ、Ｈに基づくデータウィンドウＤＴｈｎに位
相の同期した第２の基準クロックＣＫ、が送出され、デ
ィジタル信号処理回路に入力されると共にＤフリップフ
ロップ７のクロック端に入力される。
Ｄフリップフロップ７は第２の基準クロ°ンクＣＫ、に
応じたタイミングで入力データＤＴ、、を同期化し、こ
の結果得られる入力データＤ Ｔ Ｉ Ｎ ＋をディジ
タル信号処理回路に送出する。
応じたタイミングで入力データＤＴ、、を同期化し、こ
の結果得られる入力データＤ Ｔ Ｉ Ｎ ＋をディジ
タル信号処理回路に送出する。
かくして、ディジタル信号処理回路はクロックＣＫ、、
のタイミングに基づいて、 入力データＤＴＩＮＩの復
調処理を実行し、このようにして磁気テープ２に記録さ
れた情報データを再生し得るようになされている。
のタイミングに基づいて、 入力データＤＴＩＮＩの復
調処理を実行し、このようにして磁気テープ２に記録さ
れた情報データを再生し得るようになされている。
ここでこの実施例の場合、第１の基準クロックＣＫ、、
及び第２の基準クロックＣＫ■が、それぞれロック検出
データ発生用Ｄフリップフロップ３１のクロック端及び
入力端りに入力され、この結果Ｄフリップフロップ３１
の反転出力端頁から第２の基準クロックＣＫ ｒ ＋に
対して４５°だけ位相の遅れたクロックを発生し、これ
をロック検出用データＣＫ １ｔとしてロック検出用Ｄ
フリップフロップ３２の入力端りに送出する。
及び第２の基準クロックＣＫ■が、それぞれロック検出
データ発生用Ｄフリップフロップ３１のクロック端及び
入力端りに入力され、この結果Ｄフリップフロップ３１
の反転出力端頁から第２の基準クロックＣＫ ｒ ＋に
対して４５°だけ位相の遅れたクロックを発生し、これ
をロック検出用データＣＫ １ｔとしてロック検出用Ｄ
フリップフロップ３２の入力端りに送出する。
ロック検出用Ｄフリップフロップ３２のクロック端には
入力データＤＴ１．が入力されており、これによりロッ
ク検出用Ｄフリップフロップ３２は入力データＤＴ、、
が立ち上がるタイミングでロック検出用データＣＫ、、
をラッチし、このラッチ結果を積分回路１８を通じて積
分してロック検出信号５ＬＯＩ として送出する。
入力データＤＴ１．が入力されており、これによりロッ
ク検出用Ｄフリップフロップ３２は入力データＤＴ、、
が立ち上がるタイミングでロック検出用データＣＫ、、
をラッチし、このラッチ結果を積分回路１８を通じて積
分してロック検出信号５ＬＯＩ として送出する。
実際上出力される第２の基準クロックＣＫ、ｌの位相が
入力データＤＴ、、に一致し、クロック抽出回路３０の
ＰＬＬがロック状態のとき、入力データＤＴＩＮの立ち
上がりエツジが第２の基準クロックＣＫ、、に対して４
５°だけ位相の遅れたロック検出用データＣＫ、、の立
ち上がり期間の間に存在する。
入力データＤＴ、、に一致し、クロック抽出回路３０の
ＰＬＬがロック状態のとき、入力データＤＴＩＮの立ち
上がりエツジが第２の基準クロックＣＫ、、に対して４
５°だけ位相の遅れたロック検出用データＣＫ、、の立
ち上がり期間の間に存在する。
これにより、ロック検出用Ｄフリップフロップ３２では
論理「Ｈ」レベルがラッチされることにより、論理ｒＨ
，レベルを有するロック検出信号５ＬＯＩが送出される
。
論理「Ｈ」レベルがラッチされることにより、論理ｒＨ
，レベルを有するロック検出信号５ＬＯＩが送出される
。
これに対してクロック抽出回路３０の’Ｐ Ｌ Ｌがロ
ック状態でないとき、入力データＤ Ｔ Ｉ Ｎの立ち
上がりエツジがロック検出用データＣＫ、、の立ち上が
り期間から外れ、この結果論理「Ｌ」レベルまたは中間
レベルををするロック検出信号Ｓ、。１が送出される。
ック状態でないとき、入力データＤ Ｔ Ｉ Ｎの立ち
上がりエツジがロック検出用データＣＫ、、の立ち上が
り期間から外れ、この結果論理「Ｌ」レベルまたは中間
レベルををするロック検出信号Ｓ、。１が送出される。
従ってこのクロック抽出回路３０の場合、ロック検出信
号Ｓ、。１が論理ｒＨ，レベルか否かを検出すれば、ク
ロック抽出回路３０のＰＬＬがロック状態であるか否か
を容易に検出することができる。
号Ｓ、。１が論理ｒＨ，レベルか否かを検出すれば、ク
ロック抽出回路３０のＰＬＬがロック状態であるか否か
を容易に検出することができる。
以上の構成によれば、セルフクロック方式の入力データ
ＤＴ、、からクロックを抽出する際、基準クロックＣＫ
、、に対して４５°だけ位相を遅らせたロック検出用デ
ータＣＫ、、を発生し、入力データＤ Ｔ ｒ Ｎの立
ち上がりエツジがロック検出用データＣＫ、、の立ち上
がり期間に存在するか否かに応じてＰＬＬがロックして
いるか否かを検出するようにしたことにより、容易かつ
確実にロック状態を検出し得るクロック抽出回路３０を
実現できる。
ＤＴ、、からクロックを抽出する際、基準クロックＣＫ
、、に対して４５°だけ位相を遅らせたロック検出用デ
ータＣＫ、、を発生し、入力データＤ Ｔ ｒ Ｎの立
ち上がりエツジがロック検出用データＣＫ、、の立ち上
がり期間に存在するか否かに応じてＰＬＬがロックして
いるか否かを検出するようにしたことにより、容易かつ
確実にロック状態を検出し得るクロック抽出回路３０を
実現できる。
（Ｇ２）第２実施例のクロック抽出回路第６図との対応
部分に同一符号を付して示す第３図において、４０は全
体としてクロック抽出回路を示し、この場合入力データ
ＤＴＩＮ（第４図（Ａ））がＶＣＯ１３で発生した基準
クロックＣＫｔ。
部分に同一符号を付して示す第３図において、４０は全
体としてクロック抽出回路を示し、この場合入力データ
ＤＴＩＮ（第４図（Ａ））がＶＣＯ１３で発生した基準
クロックＣＫｔ。
（第４図（Ｂ））と共に位相比較回路１２に入力されて
いる。
いる。
この位相比較回路１２の場合、 入力データＤＴ０の立
ち上がり及び立ち下がりエツジと基準クロックＣＫ、。
ち上がり及び立ち下がりエツジと基準クロックＣＫ、。
の位相を比較し、当該位相差に応じたエラー電圧■□１
を発生し、これがＬＰＦ １５を通じて平均エラー電圧
ｖ ｔａｘとしてＶＣＯ１３に入力され、これによりＶ
ＣＯ１３は平均エラー電圧■□□に応じて基準クロック
ＣＫ、。の発振周波数を制御する。
を発生し、これがＬＰＦ １５を通じて平均エラー電圧
ｖ ｔａｘとしてＶＣＯ１３に入力され、これによりＶ
ＣＯ１３は平均エラー電圧■□□に応じて基準クロック
ＣＫ、。の発振周波数を制御する。
かくしてクロック抽出回路４ｏは、入力データＤＴＩＮ
に位相の同期した基準クロックＣＫ□、を送出し得るよ
うになされている。
に位相の同期した基準クロックＣＫ□、を送出し得るよ
うになされている。
ここでこの実施例の場合、入力データＤＴ□は位相比較
回路１２に加えてロック検出用データ発生回路４１に入
力され、また基準クロックＣＫｍ＊も位相比較回路１２
に加えて、イネーブル端を有するバッファ増幅回路４２
を通じて積分回路１８に入力されてい・る。
回路１２に加えてロック検出用データ発生回路４１に入
力され、また基準クロックＣＫｍ＊も位相比較回路１２
に加えて、イネーブル端を有するバッファ増幅回路４２
を通じて積分回路１８に入力されてい・る。
ロック検出用データ発生回路４１は例えば遅延回路及び
イクスクルーシブオア回路構成でなり、入力データＤＴ
、、と遅延回路で例えば基準クロックＣＫ、。の１／２
周期分遅延させてなる遅延データＤ’ｒ＋ｍｅ （第
４図（Ｃ））との間で排他的論理和演算を行い、入力デ
ータＤ Ｔ ｒ ｓの立ち上がり及び立ち下がりエツジ
のタイミングで基準クロックＣＫ、。の１／２周期分の
パルス幅で立ち上がるロック検出用データＤＴｔｏ（第
４図（Ｄ））を発生してバッファ増幅回路４２のイネー
ブル端に送出する。
イクスクルーシブオア回路構成でなり、入力データＤＴ
、、と遅延回路で例えば基準クロックＣＫ、。の１／２
周期分遅延させてなる遅延データＤ’ｒ＋ｍｅ （第
４図（Ｃ））との間で排他的論理和演算を行い、入力デ
ータＤ Ｔ ｒ ｓの立ち上がり及び立ち下がりエツジ
のタイミングで基準クロックＣＫ、。の１／２周期分の
パルス幅で立ち上がるロック検出用データＤＴｔｏ（第
４図（Ｄ））を発生してバッファ増幅回路４２のイネー
ブル端に送出する。
バッファ増幅回路４２はイネーブル端に入力されるロッ
ク検出用データＤＴＬＯが論理「Ｈ」レベルを有する期
間の間、入力される基準クロックＣＫ、。を増幅して′
積分回路１８に送出し、当該積分回路１８を通じて積分
してロック検出信号Ｓ ＬＯ！（第４図（Ｅ））として
送出する。
ク検出用データＤＴＬＯが論理「Ｈ」レベルを有する期
間の間、入力される基準クロックＣＫ、。を増幅して′
積分回路１８に送出し、当該積分回路１８を通じて積分
してロック検出信号Ｓ ＬＯ！（第４図（Ｅ））として
送出する。
実際上基準クロックＣＫ！。の位相が入力データＤＴ工
に一致し、クロック抽出回路４０のＰＬＬがロック状態
のとき、基準クロックＣＫ、。の立ち上がり期間がロッ
ク検出用データＤＴＬ、の立ち上がり期間に−敗し、こ
れにより論理「Ｈ」レベルを有するロック検出信号Ｓ１
゜、が送出される。
に一致し、クロック抽出回路４０のＰＬＬがロック状態
のとき、基準クロックＣＫ、。の立ち上がり期間がロッ
ク検出用データＤＴＬ、の立ち上がり期間に−敗し、こ
れにより論理「Ｈ」レベルを有するロック検出信号Ｓ１
゜、が送出される。
これに対してクロック抽出回路４０のＰＬＬがロック状
態でないとき、基準クロックＣＫ、。の立ち上がり期間
がロック検出用データＤ Ｔ Ｌ Ｏの立ち上がり期間
からずれ、この結果論理「Ｌ」レベルまたは中間レベル
を有するロック検出信号ｓｔａｇが送出される。
態でないとき、基準クロックＣＫ、。の立ち上がり期間
がロック検出用データＤ Ｔ Ｌ Ｏの立ち上がり期間
からずれ、この結果論理「Ｌ」レベルまたは中間レベル
を有するロック検出信号ｓｔａｇが送出される。
従ってこのクロック抽出回路４０の場合、ロック検出信
号５Ｌｏｔが論理「Ｈ」レベルか否かを検出すれば、ク
ロック抽出回路４００ＰＬＬがロック状態であるか否か
を容易に検出することができる。
号５Ｌｏｔが論理「Ｈ」レベルか否かを検出すれば、ク
ロック抽出回路４００ＰＬＬがロック状態であるか否か
を容易に検出することができる。
以上の構成によれば、セルフクロック方式の入力データ
ＤＴ、、からクロックＣＫ、、を抽出する際に、入力デ
ータＤ Ｔ Ｉ Ｎの立ち上がり及び立ち下がりエツジ
のタイミングで立ち上がり、基準クロックＣＫ、。の１
／２周期分のパルス幅を有するロック検出用データＤＴ
Ｌ０を発生し、ロック検出用データＤＴＬＯの立ち上が
り期間がクロックＣＫ、、の立ち上がり期間と一致する
か否かに応じてＰＬＬがロックしているか否かを検出す
るようにしたことにより、容易かつ確実にロック状態を
検出し得るクロック抽出回路４０を実現できる。
ＤＴ、、からクロックＣＫ、、を抽出する際に、入力デ
ータＤ Ｔ Ｉ Ｎの立ち上がり及び立ち下がりエツジ
のタイミングで立ち上がり、基準クロックＣＫ、。の１
／２周期分のパルス幅を有するロック検出用データＤＴ
Ｌ０を発生し、ロック検出用データＤＴＬＯの立ち上が
り期間がクロックＣＫ、、の立ち上がり期間と一致する
か否かに応じてＰＬＬがロックしているか否かを検出す
るようにしたことにより、容易かつ確実にロック状態を
検出し得るクロック抽出回路４０を実現できる。
（Ｇ３）他の実施例
（１）上述の第１の実施例においては、入力データＤ
Ｔ Ｉ Ｎに基づいて発生したデータウィンドウと基準
クロックの位相を比較したが、これに限らず入力データ
ＤＴ、、と基準クロックの位相を直接比較するようにし
ても上述の実施例と同様の効果を実現できる。
Ｔ Ｉ Ｎに基づいて発生したデータウィンドウと基準
クロックの位相を比較したが、これに限らず入力データ
ＤＴ、、と基準クロックの位相を直接比較するようにし
ても上述の実施例と同様の効果を実現できる。
Ｃ）上述の第１の実施例においては、ＶＣＯで発生した
第１の基準クロックを１／２分周し、この結果得られる
第２の基準クロック及びデータウィンドウと位相比較す
る場合について述べたが、これに代えＶＣＯで発生した
第３の基準クロック及びデータウィンドウと位相比較す
るようにしても良い。
第１の基準クロックを１／２分周し、この結果得られる
第２の基準クロック及びデータウィンドウと位相比較す
る場合について述べたが、これに代えＶＣＯで発生した
第３の基準クロック及びデータウィンドウと位相比較す
るようにしても良い。
またこの場合、第１の基準クロック及び第２の基準クロ
ックを用いて発生したロック検出用データに代え、第３
の基準クロック及び当該筒３の基準クロックを２倍して
得られる第４の基準クロックを用いて、第３の基準クロ
ックに対して４５°位相の遅れたロック検出用データを
発生するようにしても良く、さらに第４の基準クロック
に代え、遅延回路等を用いて第３の基準クロックの位相
を所定分遅延させてロック検出用データを発生するよう
にしても良い。
ックを用いて発生したロック検出用データに代え、第３
の基準クロック及び当該筒３の基準クロックを２倍して
得られる第４の基準クロックを用いて、第３の基準クロ
ックに対して４５°位相の遅れたロック検出用データを
発生するようにしても良く、さらに第４の基準クロック
に代え、遅延回路等を用いて第３の基準クロックの位相
を所定分遅延させてロック検出用データを発生するよう
にしても良い。
（３）上述の第１の実施例においては、Ｄフリップフロ
ップを用いてＶＣＯで発生した第１の基準クロック及び
第１の基準クロックを１／２分周して得られる第２の基
準クロックから、第２の基準クロックに対して４５１位
相の遅れたロック検出用データを発生したが、これに代
え、排他的論理和演算等の論理回路でロック検出用デー
タを発生するようにしても良く、要は出力される基準ク
ロックに応じてロック検出用データを発生するようにす
れば、上述の実施例と同様の効果を実現できる。
ップを用いてＶＣＯで発生した第１の基準クロック及び
第１の基準クロックを１／２分周して得られる第２の基
準クロックから、第２の基準クロックに対して４５１位
相の遅れたロック検出用データを発生したが、これに代
え、排他的論理和演算等の論理回路でロック検出用デー
タを発生するようにしても良く、要は出力される基準ク
ロックに応じてロック検出用データを発生するようにす
れば、上述の実施例と同様の効果を実現できる。
（４）上述の第１の実施例においては、ロック検出回路
をＤフリップフロップで構成した場合について述べたが
、回路構成はこれに限らず、要は入力データが立ち上が
るタイミングでロック検出用データのレベルをラッチす
るようにすれば、上述の実施例と同様の効果を実現でき
る。
をＤフリップフロップで構成した場合について述べたが
、回路構成はこれに限らず、要は入力データが立ち上が
るタイミングでロック検出用データのレベルをラッチす
るようにすれば、上述の実施例と同様の効果を実現でき
る。
（５）上述の第２の実施例においては、入力データのエ
ツジのタイミングで立ち上がり、基準クロックの１／２
周期分のパルス幅を有するロック検出用データを発生し
た場合について述べたが、ロック検出用データのパルス
幅はこれに限らす１／２周期分以内にしても良く、この
ようにすれば、ロック検出精度を向上し得る。
ツジのタイミングで立ち上がり、基準クロックの１／２
周期分のパルス幅を有するロック検出用データを発生し
た場合について述べたが、ロック検出用データのパルス
幅はこれに限らす１／２周期分以内にしても良く、この
ようにすれば、ロック検出精度を向上し得る。
（６）上述の第２の実施例においては、イネーブル端付
のバッファ増幅回路を用いてクロックをロック検出用デ
ータの立ち上がり期間の間、積分回路に送出した場合に
ついて述べたが、回路構成はこれに限らず、要は入力デ
ータに基づくロック検出用データの立ち上がり期間の間
クロックを送出し得れば論理ゲート回路等を用いても上
述の実施例と同様の効果を実現できる。
のバッファ増幅回路を用いてクロックをロック検出用デ
ータの立ち上がり期間の間、積分回路に送出した場合に
ついて述べたが、回路構成はこれに限らず、要は入力デ
ータに基づくロック検出用データの立ち上がり期間の間
クロックを送出し得れば論理ゲート回路等を用いても上
述の実施例と同様の効果を実現できる。
（７）上述の実施例においては、本発明をデータレコー
ダの再生系に適用した場合について述べたが、本発明は
これに限らず、要はセルフクロック方式で伝送される入
力データに含まれるクロックを抽出する場合に広く適用
して好適なものである。
ダの再生系に適用した場合について述べたが、本発明は
これに限らず、要はセルフクロック方式で伝送される入
力データに含まれるクロックを抽出する場合に広く適用
して好適なものである。
Ｈ発明の効果
上述のように本発明によれば、セルフクロック方式の入
力データからクロックを抽出する際に、基準クロック又
は入力データに基づいて発生したロック検出用データと
、入力データ又は基準クロックとに応じてフェーズロッ
クドループがロックしているか否かを検出するようにし
たことにより、容易かつ確実にロック状態か否かを検出
し得るクロック抽出回路を実現できる。
力データからクロックを抽出する際に、基準クロック又
は入力データに基づいて発生したロック検出用データと
、入力データ又は基準クロックとに応じてフェーズロッ
クドループがロックしているか否かを検出するようにし
たことにより、容易かつ確実にロック状態か否かを検出
し得るクロック抽出回路を実現できる。
第１図は本発明によるクロック抽出回路の一実施例を示
すブロック図、第２図はその動作の説明に供するタイミ
ングチャート、第３図は他の実施例によるクロック抽出
回路を示すブロック図、第４図はその動作の説明に供す
るタイミングチャート、第５図はデータ再生装置を示す
ブロック図、第６図は従来のＰＬＬ回路を示すブロック
図、第７図はその動作の説明に供するタイミングチャー
ト、第８図は従来のクロック抽出回路を示すブロック図
、第９図はその動作の説明に供するタイミングチャート
である。 ８．３０．４０・・・・トクロック抽出回路、１２．２
１・・・・・・位相比較回路、１３・・・・・・■Ｃ０
１１５・・・・・・ＬＰＦ、１Ｂ・・・・・・積分回路
、２０・・・・・・データウィンドウ発生回路、３１・
・・・・・ロック検出用データ発生用Ｄフリップフロッ
プ、３２・・・・・・ロック検出用Ｄフリップフロップ
、４１・・・・・・ロック検出用データ発生回路、４２
・・・・・・バッファ増幅回路。 第１図
すブロック図、第２図はその動作の説明に供するタイミ
ングチャート、第３図は他の実施例によるクロック抽出
回路を示すブロック図、第４図はその動作の説明に供す
るタイミングチャート、第５図はデータ再生装置を示す
ブロック図、第６図は従来のＰＬＬ回路を示すブロック
図、第７図はその動作の説明に供するタイミングチャー
ト、第８図は従来のクロック抽出回路を示すブロック図
、第９図はその動作の説明に供するタイミングチャート
である。 ８．３０．４０・・・・トクロック抽出回路、１２．２
１・・・・・・位相比較回路、１３・・・・・・■Ｃ０
１１５・・・・・・ＬＰＦ、１Ｂ・・・・・・積分回路
、２０・・・・・・データウィンドウ発生回路、３１・
・・・・・ロック検出用データ発生用Ｄフリップフロッ
プ、３２・・・・・・ロック検出用Ｄフリップフロップ
、４１・・・・・・ロック検出用データ発生回路、４２
・・・・・・バッファ増幅回路。 第１図
Claims (2)
- （１）フェーズロックドループ構成でなりセルフクロッ
ク方式で伝送される入力データに含まれるクロックを抽
出するクロック抽出回路において、制御電圧に応じて所
定の基準クロックを発生する電圧制御型発振手段と、 上記基準クロック及び上記入力データの位相を比較し、
当該位相差に応じた制御電圧を発生して上記電圧制御型
発振手段に帰還し、上記基準クロックの周波数を制御す
る位相比較手段と、 上記基準クロックに基づいて第１のロック検出用データ
を発生すると共に、当該第１のロック検出用データ及び
上記入力データに応じた第１のロック検出信号を発生す
る第１のロック検出手段とを具え、上記第１のロック検
出信号に基づいて上記フェーズロックドループがロック
しているか否かを検出するようにした ことを特徴とするクロック抽出回路。 - （２）フェーズロックドループ構成でなりセルフクロッ
ク方式で伝送される入力データに含まれるクロックを抽
出するクロック抽出回路において、制御電圧に応じて所
定の基準クロックを発生する電圧制御型発振手段と、 上記基準クロック及び上記入力データの位相を比較し、
当該位相差に応じた制御電圧を発生して上記電圧制御型
発振手段に帰還し、上記基準クロックの周波数を制御す
る位相比較手段と、 上記入力データに基づいて第２のロック検出用データを
発生すると共に、当該第２のロック検出用データ及び上
記基準クロックに応じた第２のロック検出信号を発生す
る第２のロック検出手段とを具え、上記第２のロック検
出信号に基づいて上記フェーズロックドループがロック
しているか否かを検出するようにした ことを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150637A JPH0442470A (ja) | 1990-06-08 | 1990-06-08 | クロツク抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150637A JPH0442470A (ja) | 1990-06-08 | 1990-06-08 | クロツク抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442470A true JPH0442470A (ja) | 1992-02-13 |
Family
ID=15501202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150637A Pending JPH0442470A (ja) | 1990-06-08 | 1990-06-08 | クロツク抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103853A (ja) * | 2013-11-21 | 2015-06-04 | セイコーエプソン株式会社 | 信号供給回路、電子機器および移動体 |
-
1990
- 1990-06-08 JP JP2150637A patent/JPH0442470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103853A (ja) * | 2013-11-21 | 2015-06-04 | セイコーエプソン株式会社 | 信号供給回路、電子機器および移動体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4365210A (en) | Data and clock recovery system having a phase-locked-loop and which controls dynamic loop response of a data stream of unknown data format | |
| US4580278A (en) | Read clock producing system | |
| JPH0442470A (ja) | クロツク抽出回路 | |
| JPH04345967A (ja) | 同期データ取り込み方法および回路 | |
| JPS6330023A (ja) | 位相ロックル−プを具える回路 | |
| JPH0328863B2 (ja) | ||
| JP4178680B2 (ja) | Ｐｌｌ回路及び位相誤差検出方法 | |
| JP3028819B2 (ja) | Ｐｌｌ回路のロツク，アンロツク検出回路 | |
| JPS6260747B2 (ja) | ||
| JPH0727695Y2 (ja) | 信号波形のエツジ検出回路 | |
| JP2792054B2 (ja) | クロック抽出回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| US4803704A (en) | Circuit arrangement for the recognition of impermissable phase errors in a phase locked loop | |
| JP2876602B2 (ja) | デジタルディスク再生装置の同期検出装置 | |
| JPH0247653Y2 (ja) | ||
| JP2659999B2 (ja) | ヘリカルスキャン方式のテープ再生装置 | |
| JP2966666B2 (ja) | 復調装置 | |
| JPH06283985A (ja) | 位相検出回路 | |
| JPS6155824B2 (ja) | ||
| JPH0734537Y2 (ja) | 磁気記録再生装置のクロック再生装置 | |
| JPH0743890B2 (ja) | デイジタル信号伝送装置 | |
| JP2006228346A (ja) | 記録媒体再生装置及び方法並びにディジタルｐｌｌ回路 | |
| JPS6053387B2 (ja) | デ−タ復調装置 | |
| JP2003037498A (ja) | クロック再生装置 | |
| JPH01155571A (ja) | クロック発生回路 |