JPH04345967A - 同期データ取り込み方法および回路 - Google Patents
同期データ取り込み方法および回路Info
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- JPH04345967A JPH04345967A JP3120264A JP12026491A JPH04345967A JP H04345967 A JPH04345967 A JP H04345967A JP 3120264 A JP3120264 A JP 3120264A JP 12026491 A JP12026491 A JP 12026491A JP H04345967 A JPH04345967 A JP H04345967A
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- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、符号間干渉等によりジ
ッタ成分の大きなデータの取り込みに関し、特に磁気デ
ィスク装置のデータ読みだし部の再生マージン向上のた
めの同期データ取り込み方式に関する。
ッタ成分の大きなデータの取り込みに関し、特に磁気デ
ィスク装置のデータ読みだし部の再生マージン向上のた
めの同期データ取り込み方式に関する。
【０００２】
【従来の技術】従来の同期データ取り込み方式及び回路
を、以下、図８、図９、及び、図１０を用いて説明する
。
を、以下、図８、図９、及び、図１０を用いて説明する
。
【０００３】図８は、従来の同期データ取り込み方式の
構成図を示したものであり、位相ロックループ回路（Ｐ
ＬＬ）４及びラッチ１４で構成される。磁気ディスク等
のメディアから読みだされたリードコード５はＰＬＬ４
に取り込まれ、リードコード５に同期した同期クロック
がＰＬＬ４から生成される。ラッチ１４では、ＰＬＬ４
で生成した同期クロックでリードコード５を同期データ
として取り込み、リードデータ６としてリードクロック
７と共に後段に渡される。
構成図を示したものであり、位相ロックループ回路（Ｐ
ＬＬ）４及びラッチ１４で構成される。磁気ディスク等
のメディアから読みだされたリードコード５はＰＬＬ４
に取り込まれ、リードコード５に同期した同期クロック
がＰＬＬ４から生成される。ラッチ１４では、ＰＬＬ４
で生成した同期クロックでリードコード５を同期データ
として取り込み、リードデータ６としてリードクロック
７と共に後段に渡される。
【０００４】図９は従来のウィンドウの原理図を示した
ものである。図中、ＶＣＯ−Ｐ８、及びＶＣＯ−Ｎ９は
、ＰＬＬ４で生成した２相の、位相が反転した同期クロ
ックを示す。リードコード５の各ビットが“１”か“０
”かを判断する弁別窓として概念的に把握される従来の
ウィンドウ１５は、理想的には、同図に示すように、同
期クロックであるＶＣＯ−Ｐ８（あるいはＶＣＯ−Ｎ９
）の一周期長となる。すなわち、この一周期長の範囲内
でリードコード５の例えば立上りエッジが検出されれば
、そのビットのデータは“１”と認識される。ところが
、実際のウィンドウ１６は、後述するように、様々な要
素からなるウィンドウロス１７により、ＶＣＯ−Ｐ８（
あるいはＶＣＯ−Ｎ９）の一周期長（即ち前記リードコ
ード５の１ビット長）から削られており、このウィンド
ウロス１７を除いた狭いウィンドウ範囲内で立上りエッ
ジが検出されたときのみデータ“１”が正しく認識され
たことが保証されることになる。
ものである。図中、ＶＣＯ−Ｐ８、及びＶＣＯ−Ｎ９は
、ＰＬＬ４で生成した２相の、位相が反転した同期クロ
ックを示す。リードコード５の各ビットが“１”か“０
”かを判断する弁別窓として概念的に把握される従来の
ウィンドウ１５は、理想的には、同図に示すように、同
期クロックであるＶＣＯ−Ｐ８（あるいはＶＣＯ−Ｎ９
）の一周期長となる。すなわち、この一周期長の範囲内
でリードコード５の例えば立上りエッジが検出されれば
、そのビットのデータは“１”と認識される。ところが
、実際のウィンドウ１６は、後述するように、様々な要
素からなるウィンドウロス１７により、ＶＣＯ−Ｐ８（
あるいはＶＣＯ−Ｎ９）の一周期長（即ち前記リードコ
ード５の１ビット長）から削られており、このウィンド
ウロス１７を除いた狭いウィンドウ範囲内で立上りエッ
ジが検出されたときのみデータ“１”が正しく認識され
たことが保証されることになる。
【０００５】図１０を用いて従来のラッチ回路の動作を
具体的に説明する。従来のラッチ回路例は、二つのＤタ
イプフリップフロップＦＦ１４１、ＦＦ１４２、及び、
２入力ＮＡＮＤ１４３で構成される。読みだし状態を制
御するリードゲート１８はハイに固定されており、リー
ドコード５の立上りエッジでＦＦ１４１に取り込まれる
。この時、リードコード５の立上りエッジは、ＰＬＬ４
で生成するＶＣＯ−Ｐの立上りエッジに同期しているも
のとする。ＦＦ１４１の出力１４４は、ＶＣＯ−Ｎ９の
立上りエッジでＦＦ１４２に取り込まれ、リードデータ
６として出力される。この時、ＦＦ１４１の出力１４４
とリードデータ６のＮＡＮＤ出力でＦＦ１４１はリセッ
トされ、再びリードコード５の立上りエッジ待ちとなる
。
具体的に説明する。従来のラッチ回路例は、二つのＤタ
イプフリップフロップＦＦ１４１、ＦＦ１４２、及び、
２入力ＮＡＮＤ１４３で構成される。読みだし状態を制
御するリードゲート１８はハイに固定されており、リー
ドコード５の立上りエッジでＦＦ１４１に取り込まれる
。この時、リードコード５の立上りエッジは、ＰＬＬ４
で生成するＶＣＯ−Ｐの立上りエッジに同期しているも
のとする。ＦＦ１４１の出力１４４は、ＶＣＯ−Ｎ９の
立上りエッジでＦＦ１４２に取り込まれ、リードデータ
６として出力される。この時、ＦＦ１４１の出力１４４
とリードデータ６のＮＡＮＤ出力でＦＦ１４１はリセッ
トされ、再びリードコード５の立上りエッジ待ちとなる
。
【０００６】なお、同様の従来のラッチ回路は、例えば
、１９９０年に開催されたＩＥＥＥ ＣＵＳＴＵＭ Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲ
ＥＮＣＥの内容梗概集１５．２．１〜１５．２．４に掲
載の論文「１８ＭＢ／Ｓ ＢＩＣＭＯＳ ディスクドラ
イブ・データ・セパレータ（Ａ １８ＭＢ／Ｓ ＢＩＣ
ＯＭＯＳ ＤＩＳＫＤＲＩＶＥ ＤＡＴＡ ＳＥＰＡＲ
ＡＴＯＲ）」に開示されている。
、１９９０年に開催されたＩＥＥＥ ＣＵＳＴＵＭ Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲ
ＥＮＣＥの内容梗概集１５．２．１〜１５．２．４に掲
載の論文「１８ＭＢ／Ｓ ＢＩＣＭＯＳ ディスクドラ
イブ・データ・セパレータ（Ａ １８ＭＢ／Ｓ ＢＩＣ
ＯＭＯＳ ＤＩＳＫＤＲＩＶＥ ＤＡＴＡ ＳＥＰＡＲ
ＡＴＯＲ）」に開示されている。
【０００７】
【発明が解決しようとする課題】上記従来技術では、原
理的に、ウィンドウの幅はＶＣＯ−Ｐ８（あるいはＶＣ
Ｏ−Ｎ９）の一周期長以下となり、さらに、ラッチ１４
の内部遅延誤差、ＰＬＬ４の持つ定常位相誤差、ＶＣＯ
−Ｐ８とＶＣＯ−Ｎ９とのエッジの位相偏差、あるいは
、リードコード５が有するジッタ成分等により、これら
がすべてウィンドウロス１７としてウィンドウ１５を削
り、実際のウィンドウ１６を理想的なウィンドウ１５よ
りかなり狭い幅とした。これはデータの欠落や誤りが生
じる原因となった。
理的に、ウィンドウの幅はＶＣＯ−Ｐ８（あるいはＶＣ
Ｏ−Ｎ９）の一周期長以下となり、さらに、ラッチ１４
の内部遅延誤差、ＰＬＬ４の持つ定常位相誤差、ＶＣＯ
−Ｐ８とＶＣＯ−Ｎ９とのエッジの位相偏差、あるいは
、リードコード５が有するジッタ成分等により、これら
がすべてウィンドウロス１７としてウィンドウ１５を削
り、実際のウィンドウ１６を理想的なウィンドウ１５よ
りかなり狭い幅とした。これはデータの欠落や誤りが生
じる原因となった。
【０００８】特に近年要求される高速転送においては、
ＶＣＯ−Ｐ８あるいはＶＣＯ−Ｎ９の一周期長が短くな
り、相対的に、ウィンドウロス１７が大きく影響し、高
速化の妨げになっている。
ＶＣＯ−Ｐ８あるいはＶＣＯ−Ｎ９の一周期長が短くな
り、相対的に、ウィンドウロス１７が大きく影響し、高
速化の妨げになっている。
【０００９】本発明の第１の目的は、ウィンドウロスに
よる誤動作を防止し、常に安定した同期データ取り込み
方式を実現することにある。
よる誤動作を防止し、常に安定した同期データ取り込み
方式を実現することにある。
【００１０】本発明の第２の目的は、ウィンドウロスに
よる高速化の妨げを排除し、要求される高速転送に対処
することにある。
よる高速化の妨げを排除し、要求される高速転送に対処
することにある。
【００１１】本発明の第３の目的は従来の方式では取り
込むことの出来ないようなジッタ成分の多い信号に対し
ても有効な同期データ取り込み方式を実現することにあ
る。
込むことの出来ないようなジッタ成分の多い信号に対し
ても有効な同期データ取り込み方式を実現することにあ
る。
【００１２】
【課題を解決するための手段】上記各目的を達成するた
めに、本発明による同期データ取り込み方式は、データ
に同期したクロックで前記データを取り込む方式におい
て、各々、データの１ビット長の幅を有する少なくとも
２相の弁別窓を生成し、各弁別窓内で前記データを取り
込み、全弁別窓について取り込まれたデータのパターン
に基づいて、当該取り込まれたデータの正誤を判定し、
誤りを訂正することを特徴とする。
めに、本発明による同期データ取り込み方式は、データ
に同期したクロックで前記データを取り込む方式におい
て、各々、データの１ビット長の幅を有する少なくとも
２相の弁別窓を生成し、各弁別窓内で前記データを取り
込み、全弁別窓について取り込まれたデータのパターン
に基づいて、当該取り込まれたデータの正誤を判定し、
誤りを訂正することを特徴とする。
【００１３】また、本発明による同期データ取り込み回
路は、データに同期したクロックで前記データを取り込
む同期データ取り込み回路において、少なくともデータ
の１ビット長の幅をそれぞれ有する少なくとも２相のデ
ータ取り込み弁別窓信号を生成する拡張ウィンドウ生成
部と、該拡張ウィンドウ生成部の各弁別窓内で前記デー
タを取り込むラッチ部と、該ラッチ部で取り込まれたデ
ータの正誤を判別するデータ弁別部とを有することを特
徴とする。
路は、データに同期したクロックで前記データを取り込
む同期データ取り込み回路において、少なくともデータ
の１ビット長の幅をそれぞれ有する少なくとも２相のデ
ータ取り込み弁別窓信号を生成する拡張ウィンドウ生成
部と、該拡張ウィンドウ生成部の各弁別窓内で前記デー
タを取り込むラッチ部と、該ラッチ部で取り込まれたデ
ータの正誤を判別するデータ弁別部とを有することを特
徴とする。
【００１４】
【作用】本発明による同期データ取り込み回路において
、拡張ウィンドウ生成部は、少なくともデータの１ビッ
ト長の幅をそれぞれ有する少なくとも２相のデータ取り
込み弁別窓信号を生成する。この拡張ウィンドウ生成部
の各弁別窓内で、ラッチ部が前記データを取り込む。 このラッチ部で取り込まれたデータの正誤がデータ弁別
部で判別される。
、拡張ウィンドウ生成部は、少なくともデータの１ビッ
ト長の幅をそれぞれ有する少なくとも２相のデータ取り
込み弁別窓信号を生成する。この拡張ウィンドウ生成部
の各弁別窓内で、ラッチ部が前記データを取り込む。 このラッチ部で取り込まれたデータの正誤がデータ弁別
部で判別される。
【００１５】本発明によれば、拡張ウィンドウ生成部で
、好ましくは重複した弁別窓部分を有する少なくとも２
相のウィンドウ信号を生成し、その各弁別窓内でそれぞ
れデータを取り込むので、データの欠落がなくなる。 同時に、同一のビット“１”について複数の相の弁別窓
で取り込む重複取り込みも生じるが、リードコードの性
質（ビット“１”が連続しない符号化、およびピークシ
フトの影響の仕方、等）から、全ての相の弁別窓で取り
込まれたデータのパターンを判定することにより、取り
込まれたリードコードの中から正しいコードのみ選択し
て取り出すことが可能である。
、好ましくは重複した弁別窓部分を有する少なくとも２
相のウィンドウ信号を生成し、その各弁別窓内でそれぞ
れデータを取り込むので、データの欠落がなくなる。 同時に、同一のビット“１”について複数の相の弁別窓
で取り込む重複取り込みも生じるが、リードコードの性
質（ビット“１”が連続しない符号化、およびピークシ
フトの影響の仕方、等）から、全ての相の弁別窓で取り
込まれたデータのパターンを判定することにより、取り
込まれたリードコードの中から正しいコードのみ選択し
て取り出すことが可能である。
【００１６】
【実施例】以下、本発明の一実施例を、図１〜図７及び
図１２を用いて説明する。
図１２を用いて説明する。
【００１７】図１は本発明の同期データ取り込み方式の
構成を示したブロック図である。図１において、同期デ
ータ取り込み回路は、拡張ウィンドウ生成部１、ラッチ
２、及びデータ弁別部３からなり、前段に同期クロック
を生成するＰＬＬ４を持つ。ディスクの読みだし信号等
のパルス化された被取り込み信号であるリードコード５
に基づいて、ＰＬＬ４は同期クロックを生成し、拡張ウ
ィンドウ生成部１に渡す。拡張ウィンドウ生成部１は、
同期クロックから複数のウィンドウ信号を生成し、ラッ
チ２に渡す。ラッチ２では、複数のウィンドウ信号を用
いてリードコード５を取り込む。ラッチ２で取り込まれ
たリードコード５に対して、データ弁別部３は正誤の判
別を行ない、正しいリードコードのみをリードデータ６
として、リードデータ６に同期したリードクロック７と
ともに後段に渡す。
構成を示したブロック図である。図１において、同期デ
ータ取り込み回路は、拡張ウィンドウ生成部１、ラッチ
２、及びデータ弁別部３からなり、前段に同期クロック
を生成するＰＬＬ４を持つ。ディスクの読みだし信号等
のパルス化された被取り込み信号であるリードコード５
に基づいて、ＰＬＬ４は同期クロックを生成し、拡張ウ
ィンドウ生成部１に渡す。拡張ウィンドウ生成部１は、
同期クロックから複数のウィンドウ信号を生成し、ラッ
チ２に渡す。ラッチ２では、複数のウィンドウ信号を用
いてリードコード５を取り込む。ラッチ２で取り込まれ
たリードコード５に対して、データ弁別部３は正誤の判
別を行ない、正しいリードコードのみをリードデータ６
として、リードデータ６に同期したリードクロック７と
ともに後段に渡す。
【００１８】なお、図１に示す実施例は、リードコード
５に同期したクロックをＰＬＬ４で生成する場合に対応
したものであるが、リードコード５に同期したクロック
があらかじめ用意され、例えばケーブル等を介すること
に起因する遅延誤差やジッタによる誤動作を防ぐ措置が
なされている場合についても本発明を適用することがで
きる。
５に同期したクロックをＰＬＬ４で生成する場合に対応
したものであるが、リードコード５に同期したクロック
があらかじめ用意され、例えばケーブル等を介すること
に起因する遅延誤差やジッタによる誤動作を防ぐ措置が
なされている場合についても本発明を適用することがで
きる。
【００１９】図２は拡張ウィンドウ生成部１の拡張ウィ
ンドウ信号生成の原理を示した図である。図２において
、ＶＣＯ−Ｐ８及びＶＣＯ−Ｎ９は、ＰＬＬ４で生成し
た同期クロックを示し、通常は、ＶＣＯ−Ｐ８の立上り
エッジが、リードコード５の立上りエッジと一致するよ
うにＰＬＬ４は動作し、ＶＣＯ−Ｎ９の立上りエッジが
リードコード５の取り込みエッジとなる。この時、従来
のウィンドウはＶＣＯ−Ｐ８の立上りエッジから隣りの
立上りエッジまでとなり、ＶＣＯ−Ｎ９の立上りエッジ
はウィンドウの中央に位置する。
ンドウ信号生成の原理を示した図である。図２において
、ＶＣＯ−Ｐ８及びＶＣＯ−Ｎ９は、ＰＬＬ４で生成し
た同期クロックを示し、通常は、ＶＣＯ−Ｐ８の立上り
エッジが、リードコード５の立上りエッジと一致するよ
うにＰＬＬ４は動作し、ＶＣＯ−Ｎ９の立上りエッジが
リードコード５の取り込みエッジとなる。この時、従来
のウィンドウはＶＣＯ−Ｐ８の立上りエッジから隣りの
立上りエッジまでとなり、ＶＣＯ−Ｎ９の立上りエッジ
はウィンドウの中央に位置する。
【００２０】本発明で示す拡張ウィンドウをウィンドウ
Ａ１０及びウィンドウＢ１１に示す。ウィンドウＡ１０
及びウィンドウＢ１１は、ＶＣＯ−Ｐ８（あるいはＶＣ
Ｏ−Ｎ９）の２倍の周期を持つ２相の信号で、位相は反
転（１８０゜シフト）している。このウィンドウＡ１０
及びウィンドウＢ１１のハイレベル部が、本発明により
拡張されたウィンドウを示し、その幅はＶＣＯ−Ｐ８（
あるいはＶＣＯ−Ｎ９）の一周期より広い幅を有する。 すなわち、ウィンドウＡ１０のハイレベル部とウィンド
ウＢ１１のハイレベル部とは、互いにオーバーラップ部
分１２を有する。オーバーラップ部分１２によりウィン
ドウが拡張される反面、オーバーラップ部分１２にリー
ドコード５のデータが位置し、同一のデータが複数のウ
ィンドウに取り込まれる場合も生じうる。そこで、この
ような重複取り込みに対処するための処理をデータ弁別
部３で行なう。
Ａ１０及びウィンドウＢ１１に示す。ウィンドウＡ１０
及びウィンドウＢ１１は、ＶＣＯ−Ｐ８（あるいはＶＣ
Ｏ−Ｎ９）の２倍の周期を持つ２相の信号で、位相は反
転（１８０゜シフト）している。このウィンドウＡ１０
及びウィンドウＢ１１のハイレベル部が、本発明により
拡張されたウィンドウを示し、その幅はＶＣＯ−Ｐ８（
あるいはＶＣＯ−Ｎ９）の一周期より広い幅を有する。 すなわち、ウィンドウＡ１０のハイレベル部とウィンド
ウＢ１１のハイレベル部とは、互いにオーバーラップ部
分１２を有する。オーバーラップ部分１２によりウィン
ドウが拡張される反面、オーバーラップ部分１２にリー
ドコード５のデータが位置し、同一のデータが複数のウ
ィンドウに取り込まれる場合も生じうる。そこで、この
ような重複取り込みに対処するための処理をデータ弁別
部３で行なう。
【００２１】なお、本実施例は２相のウィンドウ信号を
用いた場合を示すが、リードコード５の符号の持つ特徴
やジッタ成分の特徴等により、より多相のウィンドウ信
号を用いたり、異なったウィンドウ幅を持つ信号を併用
するようにしてもよい。
用いた場合を示すが、リードコード５の符号の持つ特徴
やジッタ成分の特徴等により、より多相のウィンドウ信
号を用いたり、異なったウィンドウ幅を持つ信号を併用
するようにしてもよい。
【００２２】図３は前記拡張ウィンドウ生成部１の第一
の回路例、及び動作のタイミングチャートを示す。この
拡張ウィンドウ生成部１は、二つのＤタイプフリップフ
ロップＦＦ１０１、ＦＦ１０２、二つのウィンドウ拡張
用遅延回路１０５，１０７、二つのインバータ１０９，
１１０、及び、二つの２ＮＡＮＤ１１１，１１２で構成
される。
の回路例、及び動作のタイミングチャートを示す。この
拡張ウィンドウ生成部１は、二つのＤタイプフリップフ
ロップＦＦ１０１、ＦＦ１０２、二つのウィンドウ拡張
用遅延回路１０５，１０７、二つのインバータ１０９，
１１０、及び、二つの２ＮＡＮＤ１１１，１１２で構成
される。
【００２３】この拡張ウィンドウ生成部１の第一の回路
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
及びＶＣＯ−Ｎ９は、ＦＦ１０１及びＦＦ１０２でそれ
ぞれ分周され、互いに半周期位相の異なる２相のクロッ
ク１０３，１０４を生成する。ＶＣＯ−Ｐ８を分周して
得たクロック１０３は、遅延回路１０５で遅延され、遅
延クロック（ＤＬＹ）１０６となる。他方、ＶＣＯ−Ｎ
９を分周して得たクロック１０４は、遅延回路１０７で
遅延され、遅延クロック１０８となる。ウィンドウＡ１
０は遅延クロック１０６及び１０８のＮＡＮＤ出力とし
て得られ、ウィンドウＢ１１は、遅延クロック１０６及
び１０８の各々の反転信号のＮＡＮＤ出力として得られ
る。
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
及びＶＣＯ−Ｎ９は、ＦＦ１０１及びＦＦ１０２でそれ
ぞれ分周され、互いに半周期位相の異なる２相のクロッ
ク１０３，１０４を生成する。ＶＣＯ−Ｐ８を分周して
得たクロック１０３は、遅延回路１０５で遅延され、遅
延クロック（ＤＬＹ）１０６となる。他方、ＶＣＯ−Ｎ
９を分周して得たクロック１０４は、遅延回路１０７で
遅延され、遅延クロック１０８となる。ウィンドウＡ１
０は遅延クロック１０６及び１０８のＮＡＮＤ出力とし
て得られ、ウィンドウＢ１１は、遅延クロック１０６及
び１０８の各々の反転信号のＮＡＮＤ出力として得られ
る。
【００２４】拡張ウィンドウ生成部１の第一の回路例の
特徴は、遅延回路１０５が前方向のウィンドウの拡張を
、遅延回路１０７が後方向の遅延をそれぞれ独立に与え
ることができ、拡張されたウィンドウの中心にＶＣＯ−
Ｐ８の立上りエッジを位置させるための調整が容易であ
るということである。
特徴は、遅延回路１０５が前方向のウィンドウの拡張を
、遅延回路１０７が後方向の遅延をそれぞれ独立に与え
ることができ、拡張されたウィンドウの中心にＶＣＯ−
Ｐ８の立上りエッジを位置させるための調整が容易であ
るということである。
【００２５】図４は前記拡張ウィンドウ生成部１の第ニ
の回路例、及び動作のタイミングチャートを示す。拡張
ウィンドウ生成部１の第ニの回路例は、Ｄタイプフリッ
プフロップＦＦ１１３、ウィンドウ拡張用遅延回路１１
５、インバータ２０１、及び、二つの２入力ＮＡＮＤ１
１７，１１８で構成される。
の回路例、及び動作のタイミングチャートを示す。拡張
ウィンドウ生成部１の第ニの回路例は、Ｄタイプフリッ
プフロップＦＦ１１３、ウィンドウ拡張用遅延回路１１
５、インバータ２０１、及び、二つの２入力ＮＡＮＤ１
１７，１１８で構成される。
【００２６】この拡張ウィンドウ生成部１の第ニの回路
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
は、ＦＦ１１３で分周される。ＶＣＯ−Ｐ８を分周して
得られたクロック１１４は、遅延回路１１５で遅延され
、遅延クロック１１６となる。ウィンドウＡ１０は分周
クロック１１４及び遅延クロック１１６のＮＡＮＤ出力
として得られ、ウィンドウＢ１１は、分周クロック１１
４及び遅延クロック１１６の各々の反転信号のＮＡＮＤ
出力として得られる。
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
は、ＦＦ１１３で分周される。ＶＣＯ−Ｐ８を分周して
得られたクロック１１４は、遅延回路１１５で遅延され
、遅延クロック１１６となる。ウィンドウＡ１０は分周
クロック１１４及び遅延クロック１１６のＮＡＮＤ出力
として得られ、ウィンドウＢ１１は、分周クロック１１
４及び遅延クロック１１６の各々の反転信号のＮＡＮＤ
出力として得られる。
【００２７】拡張ウィンドウ生成部１の第二の回路例の
特徴は、拡張されたウィンドウを一つの遅延回路１１５
で生成するため、第一の回路例に比べて簡略に構成でき
る。反面、拡張されたウィンドウの中心は遅延回路１１
５の遅延量に応じて変化するため、ウィンドウの中心を
調整する回路との併用が望まれる。
特徴は、拡張されたウィンドウを一つの遅延回路１１５
で生成するため、第一の回路例に比べて簡略に構成でき
る。反面、拡張されたウィンドウの中心は遅延回路１１
５の遅延量に応じて変化するため、ウィンドウの中心を
調整する回路との併用が望まれる。
【００２８】図５は前記拡張ウィンドウ生成部１の第三
の回路例、及び動作のタイミングチャートを示す。拡張
ウィンドウ生成部１の第三の回路例は、二つのＤタイプ
フリップフロップＦＦ１１９，１２０、及び、二つの２
入力ＮＡＮＤ１２３，１２４で構成する。
の回路例、及び動作のタイミングチャートを示す。拡張
ウィンドウ生成部１の第三の回路例は、二つのＤタイプ
フリップフロップＦＦ１１９，１２０、及び、二つの２
入力ＮＡＮＤ１２３，１２４で構成する。
【００２９】この拡張ウィンドウ生成部１の第三の回路
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
及びＶＣＯ−Ｎ９は、ＦＦ１１９及びＦＦ１２０でそれ
ぞれ分周され、互いに半周期位相の異なる２相のクロッ
ク１２１，１２２が生成される。ウィンドウＡ１０はク
ロック１２１及び１２２のＮＡＮＤ出力として得られ、
ウィンドウＢ１１は、クロック１２１及び１２２の各々
の反転信号のＮＡＮＤ出力として得られる。
例の動作を、同図のタイミングチャートを用いて説明す
る。前記ＰＬＬ４で生成した同期クロックＶＣＯ−Ｐ８
及びＶＣＯ−Ｎ９は、ＦＦ１１９及びＦＦ１２０でそれ
ぞれ分周され、互いに半周期位相の異なる２相のクロッ
ク１２１，１２２が生成される。ウィンドウＡ１０はク
ロック１２１及び１２２のＮＡＮＤ出力として得られ、
ウィンドウＢ１１は、クロック１２１及び１２２の各々
の反転信号のＮＡＮＤ出力として得られる。
【００３０】拡張ウィンドウ生成部１の第三の回路例の
特徴は、ウィンドウを拡張するための遅延回路を持たず
、第二の回路例よりさらに簡単に構成することが出来る
ということである。但し、この場合はウィンドウの幅を
ＶＣＯ−Ｐ８あるいはＶＣＯ−Ｎ９の一周期の１．５倍
に限定したものである。また、第二の回路例と同様ウィ
ンドウの中心を調整する回路の併用が望まれる。
特徴は、ウィンドウを拡張するための遅延回路を持たず
、第二の回路例よりさらに簡単に構成することが出来る
ということである。但し、この場合はウィンドウの幅を
ＶＣＯ−Ｐ８あるいはＶＣＯ−Ｎ９の一周期の１．５倍
に限定したものである。また、第二の回路例と同様ウィ
ンドウの中心を調整する回路の併用が望まれる。
【００３１】なお、上記に示す拡張ウィンドウ生成部１
の回路例は、すべて２相のウィンドウ信号を生成する例
を示すが、３相以上の多数のウィンドウ信号を生成する
場合、あるいは、相ごとにウィンドウ幅が異なるウィン
ドウ信号を生成する場合の回路例も容易に実現できる。
の回路例は、すべて２相のウィンドウ信号を生成する例
を示すが、３相以上の多数のウィンドウ信号を生成する
場合、あるいは、相ごとにウィンドウ幅が異なるウィン
ドウ信号を生成する場合の回路例も容易に実現できる。
【００３２】図６は前記ラッチ２の第一の回路例、図７
はラッチ２の第一の回路例の動作のタイミングチャート
を示す。ラッチ２の第一の回路例は、五つのＤタイプフ
リップフロップＦＦ１２５〜１２９、二つのインバータ
１３０，１３１、四つの２入力ＮＡＮＤ１３２〜１３５
、及び一つの２入力ＯＲ１３６で構成する。
はラッチ２の第一の回路例の動作のタイミングチャート
を示す。ラッチ２の第一の回路例は、五つのＤタイプフ
リップフロップＦＦ１２５〜１２９、二つのインバータ
１３０，１３１、四つの２入力ＮＡＮＤ１３２〜１３５
、及び一つの２入力ＯＲ１３６で構成する。
【００３３】図７を用いてラッチ２の第一の回路例の動
作を説明する。リードコード５の立上りエッジがウィン
ドウＡ１０に存在する第一の動作状態において、ウィン
ドウＡ１０のハイ情報がリードコード５の立上りエッジ
でＦＦ１２５に取り込まれ、さらにＦＦ１２５の出力１
３７はウィンドウＡ１０の立ち下がりエッジでＦＦ１２
６に取り込まれる。ここで、ＦＦ１２５の出力１３７と
ＦＦ１２６の出力１３８とのＮＡＮＤ出力でＦＦ１２５
がリセットされ、再びリードコード５の入力待ちになる
。出力１３８は、２入力ＯＲ１３６を介し、ＦＦ１２９
に前記ＶＣＯ−Ｐ８の立上りエッジで取り込まれ、ＶＣ
Ｏ−Ｐ８一周期長のラッチコード１３として出力される
。ＦＦ１２６は、その出力１３８とラッチコード１３と
のＮＡＮＤ出力でリセットされ、入力待ち状態となる。
作を説明する。リードコード５の立上りエッジがウィン
ドウＡ１０に存在する第一の動作状態において、ウィン
ドウＡ１０のハイ情報がリードコード５の立上りエッジ
でＦＦ１２５に取り込まれ、さらにＦＦ１２５の出力１
３７はウィンドウＡ１０の立ち下がりエッジでＦＦ１２
６に取り込まれる。ここで、ＦＦ１２５の出力１３７と
ＦＦ１２６の出力１３８とのＮＡＮＤ出力でＦＦ１２５
がリセットされ、再びリードコード５の入力待ちになる
。出力１３８は、２入力ＯＲ１３６を介し、ＦＦ１２９
に前記ＶＣＯ−Ｐ８の立上りエッジで取り込まれ、ＶＣ
Ｏ−Ｐ８一周期長のラッチコード１３として出力される
。ＦＦ１２６は、その出力１３８とラッチコード１３と
のＮＡＮＤ出力でリセットされ、入力待ち状態となる。
【００３４】リードコード５の立上りエッジがウィンド
ウＢ１１内に存在する第二の動作状態において、ウィン
ドウＢ１１のハイ情報がリードコード５の立上りエッジ
でＦＦ１２７に取り込まれ、さらにＦＦ１２７の出力１
３９はウィンドウＢ１１の立ち下がりエッジでＦＦ１２
８に取り込まれる。ここで、ＦＦ１２７の出力１３９と
ＦＦ１２８の出力１４０とのＮＡＮＤ出力でＦＦ１２７
がリセットされ、再びリードコード５の入力待ちになる
。ＦＦ１２８の出力１４０は、２入力ＯＲ１３６を介し
、ＦＦ１２９にＶＣＯ−Ｐ８の立上りエッジで取り込ま
れ、ＶＣＯ−Ｐ８一周期長のラッチコード１３として出
力される。ＦＦ１２８は、その出力１４０とラッチコー
ド１３とのＮＡＮＤ出力でリセットされ、入力待ち状態
となる。
ウＢ１１内に存在する第二の動作状態において、ウィン
ドウＢ１１のハイ情報がリードコード５の立上りエッジ
でＦＦ１２７に取り込まれ、さらにＦＦ１２７の出力１
３９はウィンドウＢ１１の立ち下がりエッジでＦＦ１２
８に取り込まれる。ここで、ＦＦ１２７の出力１３９と
ＦＦ１２８の出力１４０とのＮＡＮＤ出力でＦＦ１２７
がリセットされ、再びリードコード５の入力待ちになる
。ＦＦ１２８の出力１４０は、２入力ＯＲ１３６を介し
、ＦＦ１２９にＶＣＯ−Ｐ８の立上りエッジで取り込ま
れ、ＶＣＯ−Ｐ８一周期長のラッチコード１３として出
力される。ＦＦ１２８は、その出力１４０とラッチコー
ド１３とのＮＡＮＤ出力でリセットされ、入力待ち状態
となる。
【００３５】リードコード５の立上りエッジがウィンド
ウＡ１０とウィンドウＢ１１のオーバーラップ部分１２
内に存在する第三の動作状態においては、第二の動作状
態に続いて第一の動作状態が、あるいは第一の動作状態
に続いて第二の動作状態が、それぞれ連続して起こり、
その結果、ラッチコード１３は、リードコード５の一つ
の立上りエッジに対して、ＶＣＯ−Ｐ８の二周期長の出
力、即ち連続する２ビットのコードとして出力される。 連続する２ビットのコードから正しいコードを選択する
作業は、後段のデータ弁別部３で行なう。
ウＡ１０とウィンドウＢ１１のオーバーラップ部分１２
内に存在する第三の動作状態においては、第二の動作状
態に続いて第一の動作状態が、あるいは第一の動作状態
に続いて第二の動作状態が、それぞれ連続して起こり、
その結果、ラッチコード１３は、リードコード５の一つ
の立上りエッジに対して、ＶＣＯ−Ｐ８の二周期長の出
力、即ち連続する２ビットのコードとして出力される。 連続する２ビットのコードから正しいコードを選択する
作業は、後段のデータ弁別部３で行なう。
【００３６】ラッチ２の第２の回路例としては、図７中
の２入力ＯＲ１３６を介さず、今一つのＦＦ１２９を追
加し、ラッチコード１３を２系統出力するものが考えら
れる。
の２入力ＯＲ１３６を介さず、今一つのＦＦ１２９を追
加し、ラッチコード１３を２系統出力するものが考えら
れる。
【００３７】このラッチ２の第二の回路例の特徴は、拡
張ウィンドウ生成部１の出力を多数用意し、後段のデー
タ弁別部３で、複数のラッチコード１３を処理する例へ
の応用が、同様の回路で実現できることである。
張ウィンドウ生成部１の出力を多数用意し、後段のデー
タ弁別部３で、複数のラッチコード１３を処理する例へ
の応用が、同様の回路で実現できることである。
【００３８】次に、図１２を用いてデータ弁別部３の第
一の方式例を説明する。図１２に示す第一の方式例は、
例えば磁気ディスクに書き込まれたＲＬＬ（Ｒｕｎ−Ｌ
ｅｎｇｔｈ−Ｌｉｍｉｔｅｄ）符号のうち、連続するビ
ット“１”が存在しないような符号を読み出す際、ピー
クシフト等によるジッタ成分に対処するものとして有効
な方式となる。前述したように、ラッチ２は、リードコ
ード５がオーバーラップ部分１２に存在するとき、リー
ドコード５の１ビット“１”に対して２ビット“１１”
のラッチコード１３を出力するため、データ弁別部３で
は、前後のラッチコード１３のパターンから誤りのラッ
チコード１３の“１”を判別し、消去する必要がある。
一の方式例を説明する。図１２に示す第一の方式例は、
例えば磁気ディスクに書き込まれたＲＬＬ（Ｒｕｎ−Ｌ
ｅｎｇｔｈ−Ｌｉｍｉｔｅｄ）符号のうち、連続するビ
ット“１”が存在しないような符号を読み出す際、ピー
クシフト等によるジッタ成分に対処するものとして有効
な方式となる。前述したように、ラッチ２は、リードコ
ード５がオーバーラップ部分１２に存在するとき、リー
ドコード５の１ビット“１”に対して２ビット“１１”
のラッチコード１３を出力するため、データ弁別部３で
は、前後のラッチコード１３のパターンから誤りのラッ
チコード１３の“１”を判別し、消去する必要がある。
【００３９】図１２に示す第一の例は、ビット“１”が
２連続した場合である。この時、リードコード５は、ピ
ークシフトの隣接するビット“１”が反発する性質から
、ビット“１”は１個（すなわち存在するエッジは１つ
）であると判断し、隣接する前後のビット“１”のうち
近いビット“１”の影響を受けたと考え、影響を受けに
くい側のビット“１”を消去する。すなわち、“１１”
の前後のビット“０”の数の多い方側のビット１”を消
去する。
２連続した場合である。この時、リードコード５は、ピ
ークシフトの隣接するビット“１”が反発する性質から
、ビット“１”は１個（すなわち存在するエッジは１つ
）であると判断し、隣接する前後のビット“１”のうち
近いビット“１”の影響を受けたと考え、影響を受けに
くい側のビット“１”を消去する。すなわち、“１１”
の前後のビット“０”の数の多い方側のビット１”を消
去する。
【００４０】図１２に示す第二の例はビット“１”が３
連続した場合である。この時、リードコード５は、同様
の性質から、ビット“１”は２個と判断し、連続するビ
ット“１”は存在しないことより、中央のビット“１”
を消去する。
連続した場合である。この時、リードコード５は、同様
の性質から、ビット“１”は２個と判断し、連続するビ
ット“１”は存在しないことより、中央のビット“１”
を消去する。
【００４１】図１２に示す第三の例は、ビット“１”が
４連続した場合である。この時、リードコード５は、同
様の性質から、ビット“１”は４個と判断し、隣接する
前後のビット“１”の対称性から、中央の二つのビット
“１”を消去する。前後のビット“０”の個数が前の方
が多い場合には１番目と３番目の“１”を消去する。ま
た、後の方が多い場合には２番目と３番目の“１”を消
去する。
４連続した場合である。この時、リードコード５は、同
様の性質から、ビット“１”は４個と判断し、隣接する
前後のビット“１”の対称性から、中央の二つのビット
“１”を消去する。前後のビット“０”の個数が前の方
が多い場合には１番目と３番目の“１”を消去する。ま
た、後の方が多い場合には２番目と３番目の“１”を消
去する。
【００４２】図１２には、ビット“１”が４連続するま
での消去するビットをまとめて示してある。但し、同図
に示す例は、ピークシフトの影響のみを考慮に入れたも
のであり、実際は、他の影響も考慮に入れて、システム
ごとに最適化するのが好ましい。また、ビタビ復号法等
を用いた処理にも適用可能である。
での消去するビットをまとめて示してある。但し、同図
に示す例は、ピークシフトの影響のみを考慮に入れたも
のであり、実際は、他の影響も考慮に入れて、システム
ごとに最適化するのが好ましい。また、ビタビ復号法等
を用いた処理にも適用可能である。
【００４３】データ弁別部３の第二の方法としては、拡
張ウィンドウ生成部１で、ウィンドウ幅の異なる多数の
ウィンドウ信号を生成し、ラッチ２は、第二の回路例で
、独立して取り込まれた複数のラッチコード１３を処理
する場合が考えられる。
張ウィンドウ生成部１で、ウィンドウ幅の異なる多数の
ウィンドウ信号を生成し、ラッチ２は、第二の回路例で
、独立して取り込まれた複数のラッチコード１３を処理
する場合が考えられる。
【００４４】この第二の方法の処理例は、複数のラッチ
コード１３の出力を、あらかじめ用意した変換表と比較
する、あるいは、ラッチコード１３を、ビタビ復号法等
のあらかじめ用意した手段で直接処理することで実現で
きる。
コード１３の出力を、あらかじめ用意した変換表と比較
する、あるいは、ラッチコード１３を、ビタビ復号法等
のあらかじめ用意した手段で直接処理することで実現で
きる。
【００４５】図１１は、本発明の同期データ取り込み方
式を用いたシステムの一実施例の構成図を示したもので
、磁気ディスクに適応したシステムである。本発明の同
期データ取り込み回路２２を含み、磁気ディスク等のメ
ディアへの信号の読み書きを行なうヘッド１９、信号の
増幅を行なうＲ／Ｗアンプ２０、読みだし信号からコー
ドパルスを生成する波形整形回路２１、コードパルスに
同期したクロックを生成するＰＬＬ４、記録符号への符
号化及び復号を行なうエンコーダ・デコーダ２３、デー
タのコントロールを行なうＨＤＣ２４、データのやり取
りを行なうＩ／Ｆ２５、ＨＤＣ２４及びＩ／Ｆ２５の制
御を行なうＣＰＵ２６、及び、データの処理を行なうホ
スト２７で構成される。
式を用いたシステムの一実施例の構成図を示したもので
、磁気ディスクに適応したシステムである。本発明の同
期データ取り込み回路２２を含み、磁気ディスク等のメ
ディアへの信号の読み書きを行なうヘッド１９、信号の
増幅を行なうＲ／Ｗアンプ２０、読みだし信号からコー
ドパルスを生成する波形整形回路２１、コードパルスに
同期したクロックを生成するＰＬＬ４、記録符号への符
号化及び復号を行なうエンコーダ・デコーダ２３、デー
タのコントロールを行なうＨＤＣ２４、データのやり取
りを行なうＩ／Ｆ２５、ＨＤＣ２４及びＩ／Ｆ２５の制
御を行なうＣＰＵ２６、及び、データの処理を行なうホ
スト２７で構成される。
【００４６】
【発明の効果】本発明によれば、ウィンドウロスによる
誤動作を防止し、常に安定した同期データ取り込み方式
を実現することができる。また、ウィンドウロスによる
高速化の妨げを排除し、要求される高速転送に対処する
ことができる。さらに、従来の方式では取り込むことの
出来ないようなジッタ成分の多い信号に対しても有効な
同期データ取り込み方式を実現することができる。
誤動作を防止し、常に安定した同期データ取り込み方式
を実現することができる。また、ウィンドウロスによる
高速化の妨げを排除し、要求される高速転送に対処する
ことができる。さらに、従来の方式では取り込むことの
出来ないようなジッタ成分の多い信号に対しても有効な
同期データ取り込み方式を実現することができる。
【図１】本発明の一実施例の構成図。
【図２】図１の拡張ウィンドウ生成部の原理図。
【図３】図１の拡張ウィンドウ生成部の第１の回路図。
【図４】図１の拡張ウィンドウ生成部の第２の回路図。
【図５】図１の拡張ウィンドウ生成部の第３の回路図。
【図６】図１のラッチ部の回路図。
【図７】図６のラッチ部回路のタイミングチャート。
【図８】従来の同期データ取り込み部の構成図。
【図９】従来のウィンドウの原理図。
【図１０】従来のラッチ回路部の動作図。
【図１１】本発明の一実施例のシステム構成図。
【図１２】図１のデータ弁別部の方式例の説明図。
１…拡張ウィンドウ生成部、２…ラッチ、３…データ弁
別部、４…ＰＬＬ、５…リードコード、６…リードデー
タ、７…リードクロック、８…ＶＣＯ−Ｐ、９…ＶＣＯ
−Ｎ、１０…ウィンドウＡ、１１…ウィンドウＢ、１２
…オーバーラップ、１３…ラッチコード、１４…ラッチ
、１５…ウィンドウ、１６…実際のウィンドウ、１７…
ウィンドウロス、１８…リードゲート、１９…ヘッド、
２０…Ｒ／Ｗアンプ、２１…波形整形回路、２２…同期
データ取り込み、２３…エンコーダデコーダ、２４…Ｈ
ＤＣ、２５…Ｉ／Ｆ、２６…ＣＰＵ、２７…ホスト。
別部、４…ＰＬＬ、５…リードコード、６…リードデー
タ、７…リードクロック、８…ＶＣＯ−Ｐ、９…ＶＣＯ
−Ｎ、１０…ウィンドウＡ、１１…ウィンドウＢ、１２
…オーバーラップ、１３…ラッチコード、１４…ラッチ
、１５…ウィンドウ、１６…実際のウィンドウ、１７…
ウィンドウロス、１８…リードゲート、１９…ヘッド、
２０…Ｒ／Ｗアンプ、２１…波形整形回路、２２…同期
データ取り込み、２３…エンコーダデコーダ、２４…Ｈ
ＤＣ、２５…Ｉ／Ｆ、２６…ＣＰＵ、２７…ホスト。
Claims (6)
- 【請求項１】データに同期したクロックで前記データを
取り込む同期データ取り込み方式において、各々、デー
タの１ビット長以上の幅を有する少なくとも２相の弁別
窓を生成し、各弁別窓内で前記データを取り込み、全弁
別窓について取り込まれたデータのパターンに基づいて
、当該取り込まれたデータの正誤を判定し、誤りを訂正
することを特徴とする同期データ取り込み方式。 - 【請求項２】前記データは、正常状態では連続するビッ
ト“１”が存在することがない符号化されたデータであ
ることを特徴とする請求項１記載の同期データ取り込み
方式。 - 【請求項３】データに同期したクロックで前記データを
取り込む同期データ取り込み回路において、データの１
ビット長以上の幅をそれぞれ有する少なくとも２相のデ
ータ取り込み弁別窓信号を生成する拡張ウィンドウ生成
部と、該拡張ウィンドウ生成部の各弁別窓内で前記デー
タを取り込むラッチ部と、該ラッチ部で取り込まれたデ
ータの正誤を判別するデータ弁別部と、を有することを
特徴とする同期データ取り込み回路。 - 【請求項４】前記少なくとも２相の弁別窓は相互に重複
する部分を有することを特徴とする請求項３記載の同期
データ取り込み回路。 - 【請求項５】前記データの正誤を判別するデータ弁別部
において、取り込まれたデータのパターンに応じて誤デ
ータを推定する機能を有することを特徴とする請求項２
または３記載の同期データ取り込み回路。 - 【請求項６】記録媒体に記録されたデータを読み取るヘ
ッドと、該ヘッドの出力信号を波形整形する波形整形手
段と、該波形整形手段の出力データを受けて該出力デー
タに同期したクロックを生成するＰＬＬ回路と、該ＰＬ
Ｌ回路の出力クロックで前記波形整形手段の出力データ
を取り込む同期データ取り込み回路とを備え、該同期デ
ータ取り込み回路は、前記出力データの１ビット長の幅
をそれぞれ有する少なくとも２相のデータ取り込み弁別
窓信号を生成する拡張ウィンドウ生成部と、該拡張ウィ
ンドウ生成部の各弁別窓内で前記出力データを取り込む
ラッチ部と、該ラッチ部で取り込まれたデータの正誤を
判別するデータ弁別部とを有することを特徴とするデー
タ取り込みシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12026491A JP3140483B2 (ja) | 1991-05-24 | 1991-05-24 | 同期データ取り込み方法および回路 |
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| US07/886,860 US5475715A (en) | 1991-05-24 | 1992-05-22 | Sync data introduction method and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12026491A JP3140483B2 (ja) | 1991-05-24 | 1991-05-24 | 同期データ取り込み方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04345967A true JPH04345967A (ja) | 1992-12-01 |
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Family
ID=14781911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12026491A Expired - Fee Related JP3140483B2 (ja) | 1991-05-24 | 1991-05-24 | 同期データ取り込み方法および回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3140483B2 (ja) |
| KR (1) | KR950013833B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697696A2 (en) | 1994-08-18 | 1996-02-21 | Hitachi, Ltd. | Apparatus and method for error correction |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167841A (ja) * | 1994-12-13 | 1996-06-25 | Pioneer Electron Corp | ディジタルｐｌｌ回路 |
| US6169772B1 (en) * | 1995-04-07 | 2001-01-02 | Via-Cyrix, Inc. | Stretching setup and hold times in synchronous designs |
| US6249555B1 (en) * | 1997-07-14 | 2001-06-19 | Grass Valley (Us) Inc. | Low jitter digital extraction of data from serial bitstreams |
| JP3394013B2 (ja) * | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720052A (en) * | 1980-07-11 | 1982-02-02 | Toshiba Corp | Input data synchronizing circuit |
| JPS5813046A (ja) * | 1981-07-17 | 1983-01-25 | Victor Co Of Japan Ltd | デ−タ読み取り回路 |
| US4633488A (en) * | 1984-11-13 | 1986-12-30 | Digital Equipment Corporation | Phase-locked loop for MFM data recording |
| US4872155A (en) * | 1987-03-13 | 1989-10-03 | Pioneer Electronic Corporation | Clock generator circuit and a synchronizing signal detection method in a sampled format system and a phase comparator circuit suited for generation of the clock |
| US4947407A (en) * | 1989-08-08 | 1990-08-07 | Siemens-Pacesetter, Inc. | Sample-and-hold digital phase-locked loop for ask signals |
-
1991
- 1991-05-24 JP JP12026491A patent/JP3140483B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-19 KR KR1019920008395A patent/KR950013833B1/ko not_active Expired - Fee Related
- 1992-05-22 US US07/886,860 patent/US5475715A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697696A2 (en) | 1994-08-18 | 1996-02-21 | Hitachi, Ltd. | Apparatus and method for error correction |
Also Published As
| Publication number | Publication date |
|---|---|
| US5475715A (en) | 1995-12-12 |
| JP3140483B2 (ja) | 2001-03-05 |
| KR950013833B1 (ko) | 1995-11-16 |
| KR920022272A (ko) | 1992-12-19 |
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