JPH0442500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0442500A JPH0442500A JP2150838A JP15083890A JPH0442500A JP H0442500 A JPH0442500 A JP H0442500A JP 2150838 A JP2150838 A JP 2150838A JP 15083890 A JP15083890 A JP 15083890A JP H0442500 A JPH0442500 A JP H0442500A
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- JP
- Japan
- Prior art keywords
- internal address
- generation circuit
- address generation
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- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、内部アドレス発生回路を有する半導体記憶装
置ＣＤＲＡＭ、ＳＲＡＭ等）“に関するものであｎｌ、
特に、上記内部アドレス発生回路のテスト方法に関する
ものである。
置ＣＤＲＡＭ、ＳＲＡＭ等）“に関するものであｎｌ、
特に、上記内部アドレス発生回路のテスト方法に関する
ものである。
〈従来の技術〉
従来、半導体記憶装置の内部アドレス発生回路テスト方
法としては以下のような方法が用いられた。
法としては以下のような方法が用いられた。
すなわち、従来に於いては、内部アドレス発生口路を用
いて半導体記憶装置の全ビットに成るデータの書き込み
を実施した後、外部からのアドレスを用いて上記書き込
みデータの読み出しを行い、該読み出しデータと期待デ
ータとの比較を行うことによって、内部アドレス発生回
路が正常に動作しているか否かを判定する方法が用いら
れていた。
いて半導体記憶装置の全ビットに成るデータの書き込み
を実施した後、外部からのアドレスを用いて上記書き込
みデータの読み出しを行い、該読み出しデータと期待デ
ータとの比較を行うことによって、内部アドレス発生回
路が正常に動作しているか否かを判定する方法が用いら
れていた。
〈発明が解決しようとする課題〉
しかしながら、上記従来のテスト方法には、テストに長
い時間を要すると共に、異常が発生した場合に、原因が
内部アドレス発生回路にあるのが、または、半導体記憶
装置のその他の回路部分にあるのかを判定することがで
きないという問題点があった。
い時間を要すると共に、異常が発生した場合に、原因が
内部アドレス発生回路にあるのが、または、半導体記憶
装置のその他の回路部分にあるのかを判定することがで
きないという問題点があった。
本発明は上記の点に鑑みてなされたものであり、簡単な
構成のテスト回路を内蔵させる構成とすることにより、
上記従来の問題点を解決した半導体記憶装置を提供する
ものである。
構成のテスト回路を内蔵させる構成とすることにより、
上記従来の問題点を解決した半導体記憶装置を提供する
ものである。
く課題を解決するための手段〉
すなわち、本発明の半導体記憶装置は、外部よりの入力
によって初期値の設定が行われると共に、外部よりのカ
ウント信号によってそのカウント動作が制御される内部
アドレス発生回路を有する半導体記憶装置に於いて、上
記内部アドレス発生回路の出力が上記初期値であるか否
かを検出し、第１の検出信号を出力する第１のテスト回
路と、上記内部アドレス発生回路の出力が上記初期値と
は異なる第２の特定値であるか否かを検出し、第２の検
出信号を出力する第２のテスト回路とを備えたことを特
徴とするものである。
によって初期値の設定が行われると共に、外部よりのカ
ウント信号によってそのカウント動作が制御される内部
アドレス発生回路を有する半導体記憶装置に於いて、上
記内部アドレス発生回路の出力が上記初期値であるか否
かを検出し、第１の検出信号を出力する第１のテスト回
路と、上記内部アドレス発生回路の出力が上記初期値と
は異なる第２の特定値であるか否かを検出し、第２の検
出信号を出力する第２のテスト回路とを備えたことを特
徴とするものである。
く作 用〉
内部アドレス発生回路への初期値設定終了後に、上記第
１のテスト回路の出力である第１の検出信号を読み出し
、該信号が、内部アドレス発生回路の出力が上記初期値
であることを示す信号であるか否かを確認する。さらに
、カウント信号によって、内部アドレス発生回路を、上
記第２の特定値に対応する所定回数カウント動作させた
後に、上記第２のテスト回路の出力である第２の検出信
号を読み出し、該信号が、内部アドレス発生回路の出力
が上記第２の特定値であることを示す信号であるか否か
を確認する。以上により、内部アドレス発生回路への初
期値設定が正常に行なわれているか否か、また、内部ア
ドレス発生回路が正常に動作しているか否かを簡単に確
認することができる。
１のテスト回路の出力である第１の検出信号を読み出し
、該信号が、内部アドレス発生回路の出力が上記初期値
であることを示す信号であるか否かを確認する。さらに
、カウント信号によって、内部アドレス発生回路を、上
記第２の特定値に対応する所定回数カウント動作させた
後に、上記第２のテスト回路の出力である第２の検出信
号を読み出し、該信号が、内部アドレス発生回路の出力
が上記第２の特定値であることを示す信号であるか否か
を確認する。以上により、内部アドレス発生回路への初
期値設定が正常に行なわれているか否か、また、内部ア
ドレス発生回路が正常に動作しているか否かを簡単に確
認することができる。
〈実施例〉
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明に係る半導体記憶装置の一実施例の内部
構成ブロック図である。
構成ブロック図である。
図に於いて、１はデータ記憶部、２はＩ１０バッファ、
３は内部アドレス発生回路である。Ｉ１０バッファ２は
、データ記憶部１に接続されると共に内部アドレス発生
回路３にも接続されており、Ｉ１０バッファ２がらのデ
ータは、内部アドレス初期設定ロード信号ＬＤにより内
部アドレスの初期値として内部アドレス発生回路３に取
り込まれる。ＣＴは内部アドレスのカウントアツプ信号
であり、該カウントアツプ信号ＣＴにょり内部アドレス
は１ステツプ宛インクリメントされる。４は外部より入
力されるアドレスを受けるアドレスバッファ、５ａ内内
子７ドレヌ生回路３とアドレスバッファ４の何れの出方
をデータ記憶部１に与えるかを選択するアドレス選択回
路、６はアドレス選択回路５を制御するアドレス選択信
号発生回路である。
３は内部アドレス発生回路である。Ｉ１０バッファ２は
、データ記憶部１に接続されると共に内部アドレス発生
回路３にも接続されており、Ｉ１０バッファ２がらのデ
ータは、内部アドレス初期設定ロード信号ＬＤにより内
部アドレスの初期値として内部アドレス発生回路３に取
り込まれる。ＣＴは内部アドレスのカウントアツプ信号
であり、該カウントアツプ信号ＣＴにょり内部アドレス
は１ステツプ宛インクリメントされる。４は外部より入
力されるアドレスを受けるアドレスバッファ、５ａ内内
子７ドレヌ生回路３とアドレスバッファ４の何れの出方
をデータ記憶部１に与えるかを選択するアドレス選択回
路、６はアドレス選択回路５を制御するアドレス選択信
号発生回路である。
本発明の特徴は内部アドレス選択回路７及び８を設けて
いる点にある。
いる点にある。
テスト回路７は、内部アドレス発生回路３の出力が初期
値、すなわち全ピッ）Ｏであるが否かを検出し、検出信
号ＴＩを出力する回路であり、また、？））回路８は、
内部アドレス発生回路３の出力が第２の特定値、すなわ
ち全ピッ）ｌであるか否かを検出し、検出信号Ｔ２を出
力する回路である。
値、すなわち全ピッ）Ｏであるが否かを検出し、検出信
号ＴＩを出力する回路であり、また、？））回路８は、
内部アドレス発生回路３の出力が第２の特定値、すなわ
ち全ピッ）ｌであるか否かを検出し、検出信号Ｔ２を出
力する回路である。
第２図に、アドレスが８ビツトの場合の内部アドレス発
生回路３並びにテスト回路７及び８の構成図を示す。
生回路３並びにテスト回路７及び８の構成図を示す。
内部アドレス発生回路３は、８個の縦続接続されたフリ
ップフロップ１ｌ−ａｔ ・・・１１−ｈがら成るバ
イナリカウンタによって構成される。１２ａ、 −、１
２−ｈｉｊ入力端子であり、工１０バッファ２よりの初
期値データを受ける。該入力端子に入力された初期値デ
ータは、内部アドレス初期設定ロード信号ＬＤによって
フリップフロップ１１−ａ、 ・−、１１−ｈに取り込
まれる。１３−ａ、・・・ １３−ｈは出力端子であり
、該出力端子の信号は内部アドレスとして、アドレス選
択回路５に入力される。ＣＴは内部アドレスを１ステツ
プずつインクリメントするためのカウントアツプ信号で
あ、ｖ１フリップフロップ１１−ａはカウントアツプ信
号の立ち下がりで出力反転する。同様に、フリップフロ
ップ１ｌ−ｂ、・・・ ］］Ｉ−ｈｉ前段フリップフロ
ップ１ｌａｖ・・、１１−ｇよりの出力信号の立ち下り
で出力反転する。これにより８ビツトのバイナリカウン
タが構成される。
ップフロップ１ｌ−ａｔ ・・・１１−ｈがら成るバ
イナリカウンタによって構成される。１２ａ、 −、１
２−ｈｉｊ入力端子であり、工１０バッファ２よりの初
期値データを受ける。該入力端子に入力された初期値デ
ータは、内部アドレス初期設定ロード信号ＬＤによって
フリップフロップ１１−ａ、 ・−、１１−ｈに取り込
まれる。１３−ａ、・・・ １３−ｈは出力端子であり
、該出力端子の信号は内部アドレスとして、アドレス選
択回路５に入力される。ＣＴは内部アドレスを１ステツ
プずつインクリメントするためのカウントアツプ信号で
あ、ｖ１フリップフロップ１１−ａはカウントアツプ信
号の立ち下がりで出力反転する。同様に、フリップフロ
ップ１ｌ−ｂ、・・・ ］］Ｉ−ｈｉ前段フリップフロ
ップ１ｌａｖ・・、１１−ｇよりの出力信号の立ち下り
で出力反転する。これにより８ビツトのバイナリカウン
タが構成される。
テスト回路７Ｆｉ、、上記内部アドレス発生回路３より
の出力をそのゲートに受ける８個のＮチャネルＭＯ３）
ランジスタｌ ４−ａ、 −１４−ｈとプルアップ抵
抗１５とから成る。したがって、内部アドレス発生回路
３の出力が初期直すなわち、全ビット０）であるときの
み、その出力である検出信号Ｔ１はＨレベルとなり、出
力が初期値以外の値であるときは、検出信号ＴＩはＬレ
ベルとなる。
の出力をそのゲートに受ける８個のＮチャネルＭＯ３）
ランジスタｌ ４−ａ、 −１４−ｈとプルアップ抵
抗１５とから成る。したがって、内部アドレス発生回路
３の出力が初期直すなわち、全ビット０）であるときの
み、その出力である検出信号Ｔ１はＨレベルとなり、出
力が初期値以外の値であるときは、検出信号ＴＩはＬレ
ベルとなる。
また、テスト回路８は、上記内部アドレス発生回路３の
出力を反転する８個のインバータ１６−ａ、・・・ １
６−ｈと、各インバータの出力をそれぞれそのゲートに
受ける８個のＮチャネ／Ｌ／ＭＯＳトランジスタ１７
ａ？ ・・・、１７−ｈ及びプルアップ抵抗１８から
成る。したがって、内部アドレス発生回路３の出力が全
ビット１であるときのみ、その出力である検出信号Ｔ２
はＨレベルとなり、出力がそれ以外の値であるときは検
出信号Ｔ２＃−ｊ。
出力を反転する８個のインバータ１６−ａ、・・・ １
６−ｈと、各インバータの出力をそれぞれそのゲートに
受ける８個のＮチャネ／Ｌ／ＭＯＳトランジスタ１７
ａ？ ・・・、１７−ｈ及びプルアップ抵抗１８から
成る。したがって、内部アドレス発生回路３の出力が全
ビット１であるときのみ、その出力である検出信号Ｔ２
はＨレベルとなり、出力がそれ以外の値であるときは検
出信号Ｔ２＃−ｊ。
Ｌレベルとなる。
上記の構成に於いて、内部アドレス発生回路のテストは
以下のようにして行われる。
以下のようにして行われる。
まず、Ｉ１０バッファ２を介して、内部アドレス発生回
路３の入力端子１２ ａｓ ・・・ １２−ｈに初期
値データ（０・・・０）を与え、内部アドレス初期設定
ロード信号ＬＤにより内部アドレス発生回路３への初期
値設定を行う。その後、テスト回路７の出力である検出
信号ＴＩを読み出し、そのレベルを確認する。Ｈレベル
であれば、初期値設定は正常に行われており、Ｌレベル
であれば、初租設定が正常に行なわれなかったことを示
す。
路３の入力端子１２ ａｓ ・・・ １２−ｈに初期
値データ（０・・・０）を与え、内部アドレス初期設定
ロード信号ＬＤにより内部アドレス発生回路３への初期
値設定を行う。その後、テスト回路７の出力である検出
信号ＴＩを読み出し、そのレベルを確認する。Ｈレベル
であれば、初期値設定は正常に行われており、Ｌレベル
であれば、初租設定が正常に行なわれなかったことを示
す。
次に、所定個数（２５５個）のカウントアツプ信号ＣＴ
を内部アドレス発生回路３に与えてカウントアツプ動作
を行わせる。その後、テスト回路８の出力である検出信
号Ｔ２を読み出し、そのレヘＩＶを確認するＯＨレベル
であれば、カウント動作は正常に行われており、Ｌレベ
ルであれば、動作が正常に行われなかったことを示す。
を内部アドレス発生回路３に与えてカウントアツプ動作
を行わせる。その後、テスト回路８の出力である検出信
号Ｔ２を読み出し、そのレヘＩＶを確認するＯＨレベル
であれば、カウント動作は正常に行われており、Ｌレベ
ルであれば、動作が正常に行われなかったことを示す。
以上により、内部アドレス発生回路のテストが行われる
。
。
テスト回路の構成は上記の構成に限定されるものでは無
く、全ビット０であるか否か、また全ビット１であるか
否かを検出できる回路構成であればよいことは言うまで
もない。
く、全ビット０であるか否か、また全ビット１であるか
否かを検出できる回路構成であればよいことは言うまで
もない。
また、初期値以外の第２の特定値として、全ビット１以
外の値を設定する構成としてもよい。
外の値を設定する構成としてもよい。
さらに、第３図に示すように、テスト回路７の出力であ
る検出信号ＴＩを、初期値設定後の適当なタイミングで
取ジ込み、記憶する記憶回路９を設け、該記憶回路９の
出力とテスト回路８の出力（検出信号Ｔ２）とを、その
入力とするアンドゲート１０を設ける構成とすれば、テ
スト用端子の個数を１個とすることもできる。
る検出信号ＴＩを、初期値設定後の適当なタイミングで
取ジ込み、記憶する記憶回路９を設け、該記憶回路９の
出力とテスト回路８の出力（検出信号Ｔ２）とを、その
入力とするアンドゲート１０を設ける構成とすれば、テ
スト用端子の個数を１個とすることもできる。
本発明に於いては、２つのテスト回路７，８を設ける構
成としているが、テスト回路７のみを設け、以下のよう
にして内部アドレス発生口路８のテストを行うようにす
ることもできる。
成としているが、テスト回路７のみを設け、以下のよう
にして内部アドレス発生口路８のテストを行うようにす
ることもできる。
初期値設定後、検出信号Ｔ】の読み出し、確認までは同
様である。その後、１乃至数個のカウントアツプ信号Ｃ
Ｋによってカウント動作指示をした後、再び検出信号Ｔ
Ｉを読み出し、確認する。
様である。その後、１乃至数個のカウントアツプ信号Ｃ
Ｋによってカウント動作指示をした後、再び検出信号Ｔ
Ｉを読み出し、確認する。
ここで、Ｔ１が依然としてＨレベルであれば、カウント
動作が正常に行われておらず、一方、Ｌレベルに変化し
ていれば、何らかのカウント動作が行われていることが
判明する。続けて、カウントアツプ信号ＣＫを印加し、
総計で２５６個のカウントアツプ信号を内部アドレス発
生回路３に与える。その後、二度目の検出信号読み出し
・確認を行う。Ｈレベルであれば、カウント動作は正常
に行われており、Ｌレベルであれば、正常なカウント動
作が行われてなかったことが判明する。
動作が正常に行われておらず、一方、Ｌレベルに変化し
ていれば、何らかのカウント動作が行われていることが
判明する。続けて、カウントアツプ信号ＣＫを印加し、
総計で２５６個のカウントアツプ信号を内部アドレス発
生回路３に与える。その後、二度目の検出信号読み出し
・確認を行う。Ｈレベルであれば、カウント動作は正常
に行われており、Ｌレベルであれば、正常なカウント動
作が行われてなかったことが判明する。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、データ記
憶部への＠き込みや、データ記憶部からの読み出しを行
うこと無く、簡単に短時間で内部アドレス発生回路のテ
ストを行うことが可能となるものである。
憶部への＠き込みや、データ記憶部からの読み出しを行
うこと無く、簡単に短時間で内部アドレス発生回路のテ
ストを行うことが可能となるものである。
第１図は本発明に係る半導体記憶装置の−実施例の内部
構成ブロック図、第２図は内部アドレス発生回路及びテ
スト回路の具体的構成図、第３図は他の実施例の要部ブ
ロック図である。 符号の説明 ３：内部アドレス発生回路、 ７．８：テスト回路。
構成ブロック図、第２図は内部アドレス発生回路及びテ
スト回路の具体的構成図、第３図は他の実施例の要部ブ
ロック図である。 符号の説明 ３：内部アドレス発生回路、 ７．８：テスト回路。
Claims (1)
- 【特許請求の範囲】 １、外部よりの入力によって初期値の設定が行われると
共に、外部よりのカウント信号によってそのカウント動
作が制御される内部アドレス発生回路を有する半導体記
憶装置に於いて、 上記内部アドレス発生回路の出力が上記初期値であるか
否かを検出し、第１の検出信号を出力する第１のテスト
回路と、上記内部アドレス発生回路の出力が上記初期値
とは異なる第２の特定値であるか否かを検出し、第２の
検出信号を出力する第２のテスト回路とを備えたことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150838A JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
| US08/234,600 US5463635A (en) | 1990-06-07 | 1994-04-28 | Semiconductor memory device including means for checking the operation of an internal address generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150838A JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442500A true JPH0442500A (ja) | 1992-02-13 |
| JP2960752B2 JP2960752B2 (ja) | 1999-10-12 |
Family
ID=15505486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150838A Expired - Fee Related JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463635A (ja) |
| JP (1) | JP2960752B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308297B1 (en) * | 1998-07-17 | 2001-10-23 | Sun Microsystems, Inc. | Method and apparatus for verifying memory addresses |
| KR100337601B1 (ko) * | 1999-09-27 | 2002-05-22 | 윤종용 | 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법 |
| US7558146B2 (en) * | 2005-09-29 | 2009-07-07 | Hynix Semiconductor, Inc. | Internal address generator for use in semiconductor memory device |
| US8483005B2 (en) * | 2005-09-29 | 2013-07-09 | Hynix Semiconductor Inc. | Internal signal generator for use in semiconductor memory device |
| KR100875672B1 (ko) * | 2006-12-27 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로 |
| KR101003127B1 (ko) * | 2009-02-25 | 2010-12-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 제어 방법 |
| KR101103066B1 (ko) * | 2010-02-26 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 지연 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155500A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | Ｌｓｉ内蔵ｒａｍ読み出し装置 |
| JPS63168578A (ja) * | 1986-12-29 | 1988-07-12 | Toshiba Corp | ２進カウンタのテスト方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU618798A1 (ru) * | 1976-07-22 | 1978-08-05 | Предприятие П/Я Г-4812 | Устройство дл контрол накопителей блоков посто нной пам ти |
| SU619968A2 (ru) * | 1977-02-08 | 1978-08-15 | Предприятие П/Я А-1001 | Устройство дл контрол блоков пам ти |
| JP2517706B2 (ja) * | 1985-02-08 | 1996-07-24 | ソニー株式会社 | 電子機器 |
| CA1240066A (en) * | 1985-08-15 | 1988-08-02 | John R. Ramsay | Dynamic memory refresh and parity checking circuit |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0710047B2 (ja) * | 1988-09-14 | 1995-02-01 | 富士通株式会社 | 零連誤り検出回路 |
| JPH02306500A (ja) * | 1989-05-19 | 1990-12-19 | Toshiba Micro Electron Kk | 半導体記憶装置のテスト回路 |
-
1990
- 1990-06-07 JP JP2150838A patent/JP2960752B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-28 US US08/234,600 patent/US5463635A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155500A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | Ｌｓｉ内蔵ｒａｍ読み出し装置 |
| JPS63168578A (ja) * | 1986-12-29 | 1988-07-12 | Toshiba Corp | ２進カウンタのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960752B2 (ja) | 1999-10-12 |
| US5463635A (en) | 1995-10-31 |
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