JPH0710047B2 - 零連誤り検出回路 - Google Patents
零連誤り検出回路Info
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- JPH0710047B2 JPH0710047B2 JP63230703A JP23070388A JPH0710047B2 JP H0710047 B2 JPH0710047 B2 JP H0710047B2 JP 63230703 A JP63230703 A JP 63230703A JP 23070388 A JP23070388 A JP 23070388A JP H0710047 B2 JPH0710047 B2 JP H0710047B2
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- error detection
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Spectroscopy & Molecular Physics (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ［概要］ バイポーラデータについてゼロデータが所要数続いたこ
とを検出する零連誤り検出回路に関し、 B8ZSコードあるいはB6ZSコードのための符号変換回路の
シフトレジスタをオールゼロ監視用としても兼用できる
ようにして、ゲート規模の大型化を招かないようにする
ことを目的とし、 シリアルに伝送されてくるバイポーラデータのポジティ
ブ側のパルス及びバイポーラデータのネガティブ側のパ
ルスを受けて所要ビット数のパラレルデータに変換する
一対のシフトレジスタと、各シフトレジスタからのパラ
レル出力から所要のコードを検出すると、各シフトレジ
スタへリセット信号を出して、各シフトレジスタの出力
をオールゼロの状態にするコード検出部と、各シフトレ
ジスタのパラレル出力がオールゼロになると零連誤り検
出信号を出力するオールゼロ監視部と、コード検出部か
らリセット信号が出されると、所要の期間だけオールゼ
ロ監視部からの零連誤り検出信号が出力されないように
するゲート部とをそなえるように構成する。
とを検出する零連誤り検出回路に関し、 B8ZSコードあるいはB6ZSコードのための符号変換回路の
シフトレジスタをオールゼロ監視用としても兼用できる
ようにして、ゲート規模の大型化を招かないようにする
ことを目的とし、 シリアルに伝送されてくるバイポーラデータのポジティ
ブ側のパルス及びバイポーラデータのネガティブ側のパ
ルスを受けて所要ビット数のパラレルデータに変換する
一対のシフトレジスタと、各シフトレジスタからのパラ
レル出力から所要のコードを検出すると、各シフトレジ
スタへリセット信号を出して、各シフトレジスタの出力
をオールゼロの状態にするコード検出部と、各シフトレ
ジスタのパラレル出力がオールゼロになると零連誤り検
出信号を出力するオールゼロ監視部と、コード検出部か
らリセット信号が出されると、所要の期間だけオールゼ
ロ監視部からの零連誤り検出信号が出力されないように
するゲート部とをそなえるように構成する。
［産業上の利用分野］ 本発明は、バイポーラデータについてゼロデータが所要
数続いたことを検出する零連誤り検出回路に関する。
数続いたことを検出する零連誤り検出回路に関する。
例えば、音声データ等を伝送するディジタル通信におい
ては、再生時の同期，認識のためのクロックを音声デー
タから取り出しているので、無音時のようにゼロデータ
が連続する場合は、クロックを抽出できない。そこで、
例えば８ビット単位でデータを送っているものは、ゼロ
が８つつづくと、また６ビット単位でデータを送ってい
るものは、ゼロが６つつづくと、これらのオールゼロデ
ータをそれぞれあるパターンの８ビットのコード信号を
それぞれあるいパターンの８ビットのコ−ド信号（B8ZS
符号あるいはB8ZSコード）または６ビットのコード信号
（B6ZS符号あるいはB6ZSコード）に変換して送ってい
る。
ては、再生時の同期，認識のためのクロックを音声デー
タから取り出しているので、無音時のようにゼロデータ
が連続する場合は、クロックを抽出できない。そこで、
例えば８ビット単位でデータを送っているものは、ゼロ
が８つつづくと、また６ビット単位でデータを送ってい
るものは、ゼロが６つつづくと、これらのオールゼロデ
ータをそれぞれあるパターンの８ビットのコード信号を
それぞれあるいパターンの８ビットのコ−ド信号（B8ZS
符号あるいはB8ZSコード）または６ビットのコード信号
（B6ZS符号あるいはB6ZSコード）に変換して送ってい
る。
そして、受信側では、このコード信号を検出すると、再
度オールゼロに戻している。すなわち、送信側でコード
変換した後から受信側でゼロ信号に戻すまでの間は、正
常な状態では、ゼロ信号は検出されないようになってい
る。
度オールゼロに戻している。すなわち、送信側でコード
変換した後から受信側でゼロ信号に戻すまでの間は、正
常な状態では、ゼロ信号は検出されないようになってい
る。
しかし、伝送路等に障害が発生すると、ゼロ信号が存在
することがあるので、所要ビット数ゼロデータが続く
と、零連誤りである旨の信号（零連誤り検出信号）を出
して、これが何回か続けて出されると、送信側等に警報
を発することができるようになっている。
することがあるので、所要ビット数ゼロデータが続く
と、零連誤りである旨の信号（零連誤り検出信号）を出
して、これが何回か続けて出されると、送信側等に警報
を発することができるようになっている。
［従来の技術］ 第６図は従来の零連誤り検出回路の電気回路図である
が、この第６図において、1P,1Nはシフトレジスタで、
シフトレジスタ（第１シフトレジスタ）1Pはシリアルに
伝送されてくるバイポラデータのポジティブ側のパルス
Ｐを受けて所要ビット数（例えば８ビット）のパラレル
データに変換するもので、シフトレジスタ（第２シフト
レジスタ）1Nはシリアルに伝送されてくるバイポラデー
タのネガティブ側のパルスＮを受けて所要ビット数（例
えば８ビット）のパラレルデータに変換するものであ
る。
が、この第６図において、1P,1Nはシフトレジスタで、
シフトレジスタ（第１シフトレジスタ）1Pはシリアルに
伝送されてくるバイポラデータのポジティブ側のパルス
Ｐを受けて所要ビット数（例えば８ビット）のパラレル
データに変換するもので、シフトレジスタ（第２シフト
レジスタ）1Nはシリアルに伝送されてくるバイポラデー
タのネガティブ側のパルスＮを受けて所要ビット数（例
えば８ビット）のパラレルデータに変換するものであ
る。
２はコード検出部としてのB8ZSコード検出部で、このB8
ZSコード検出部で、このB8ZSコード検出部２は各シフト
レジスタからのパラレル出力FF1〜FF8,FF1′〜FF8′か
らB8ZSコード（000VB0VB;ここで、Ｖは符号則にのっと
っていない場合の符号で、Ｂは符号則にのっとっている
場合の符号であり、例えばシフトレジスタ1Pの出力が00
010001でシフトレジスタ1Nの出力が00001010のときに、
このコードが検出される）を検出すると、各シフトレジ
スタ1P,1Nへリセット信号FRSTを出して、各シフトレジ
スタ1P,1Nの出力をオールゼロの状態にするものであ
る。
ZSコード検出部で、このB8ZSコード検出部２は各シフト
レジスタからのパラレル出力FF1〜FF8,FF1′〜FF8′か
らB8ZSコード（000VB0VB;ここで、Ｖは符号則にのっと
っていない場合の符号で、Ｂは符号則にのっとっている
場合の符号であり、例えばシフトレジスタ1Pの出力が00
010001でシフトレジスタ1Nの出力が00001010のときに、
このコードが検出される）を検出すると、各シフトレジ
スタ1P,1Nへリセット信号FRSTを出して、各シフトレジ
スタ1P,1Nの出力をオールゼロの状態にするものであ
る。
3P,3Nは８ビットオールゼロ監視部で、８ビットオール
ゼロ監視部3Pは、バイポラデータＰが８ビットつづけて
０になると（オールゼロになると）、零連誤り検出信号
を出力するもので、８ビットオールゼロ監視部3Nは、バ
イポーラデータＮが８ビットつづけて０になると、（オ
ールゼロになると）零連誤り検出信号を出力するもので
ある。ここで、８ビットオールゼロ監視部3P,3Nは、第
７図に示すように、８ビットシフトレジスタ3P−１（3N
−１）と、このシフトレジスタ3P−１（3N−１）からの
出力を受けるNORゲート3P−２（3N−２）とをそなえて
いる。
ゼロ監視部3Pは、バイポラデータＰが８ビットつづけて
０になると（オールゼロになると）、零連誤り検出信号
を出力するもので、８ビットオールゼロ監視部3Nは、バ
イポーラデータＮが８ビットつづけて０になると、（オ
ールゼロになると）零連誤り検出信号を出力するもので
ある。ここで、８ビットオールゼロ監視部3P,3Nは、第
７図に示すように、８ビットシフトレジスタ3P−１（3N
−１）と、このシフトレジスタ3P−１（3N−１）からの
出力を受けるNORゲート3P−２（3N−２）とをそなえて
いる。
そして、これらの零連検出信号はANDゲート４を介して
図示しない警報制御部へ送られるようになっている。な
お、警報制御部では、零連検出信号が所定回つづけて検
出されると、例えば送信側へ警報を発するようになって
いる。
図示しない警報制御部へ送られるようになっている。な
お、警報制御部では、零連検出信号が所定回つづけて検
出されると、例えば送信側へ警報を発するようになって
いる。
なお、５は出力データ取り出し用ORゲートで、このORゲ
ート５は各シフトレジスタ1P,1Nの第６出力FF6,FF6′を
受けてシリアルデータとして出力するものである。
ート５は各シフトレジスタ1P,1Nの第６出力FF6,FF6′を
受けてシリアルデータとして出力するものである。
このような構成により、シフトレジスタ1P,1Nからの出
力からB8ZSコード検出部２がB8ZSコード信号を検出する
と、各シフトレジスタ1P,1Nへリセット信号FRSTを出し
て、各シフトレジスタ1P,1Nの出力をオールゼロの状態
にする。これによりB8ZSコードを再度８ビットオールゼ
ロに戻すことが行なわれる。
力からB8ZSコード検出部２がB8ZSコード信号を検出する
と、各シフトレジスタ1P,1Nへリセット信号FRSTを出し
て、各シフトレジスタ1P,1Nの出力をオールゼロの状態
にする。これによりB8ZSコードを再度８ビットオールゼ
ロに戻すことが行なわれる。
ところで、伝送路等に障害が発生して、ゼロデータが続
くと、８ビットオールゼロ監視部3P,3Nがそれぞれ零連
誤り検出信号を出して、これが何回か続けて出される
と、警報制御部から送信側等に警報を発すること行なわ
れる。
くと、８ビットオールゼロ監視部3P,3Nがそれぞれ零連
誤り検出信号を出して、これが何回か続けて出される
と、警報制御部から送信側等に警報を発すること行なわ
れる。
なお、B6ZSコードを検出するものにおいても、その構成
ないしは作用についてはほぼ同様である。
ないしは作用についてはほぼ同様である。
［発明が解決しようとする課題］ しかしながら、このような従来のB8ZS符号変換回路付き
の零連誤り検出回路では、バイポーラP,Nの両方で零連
誤り検出を行なうので、ゲート規模が大きくなるという
問題点がある。
の零連誤り検出回路では、バイポーラP,Nの両方で零連
誤り検出を行なうので、ゲート規模が大きくなるという
問題点がある。
また、B6ZSコードを扱うものについても、同様の問題点
がある。
がある。
本発明は、このような問題点に鑑みてなされたもので、
B8ZSコードあるいはB6ZSコードのための符号変換回路の
シフトレジスタをオールゼロ監視用としても兼用できる
ようにして、ゲート規模の大型化を招かないようにし
た、零連誤り検出回路を提供することを目的とする。
B8ZSコードあるいはB6ZSコードのための符号変換回路の
シフトレジスタをオールゼロ監視用としても兼用できる
ようにして、ゲート規模の大型化を招かないようにし
た、零連誤り検出回路を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。
第１図において、1Pはシリアルに伝送されてくるバイポ
ーラデータのポジティブ側のパルスを受けて所要ビット
数ｎ（ｎは自然数）のパラレルデータに変換する第１シ
フトレジスタで、1Nはシリアルに伝送されてくるバイポ
ーラデータのネガティブ側のパルスを受けて所要ビット
数ｎのパラレルデータに変換する第２シフトレジスタ
で、２は第1,第２のシフトレジスタ1P,1Nからのパラレ
ル出力から所要のコードを検出すると、第1,第２シフト
レジスタ1P,1Nへリセット信号FRSTを出して、第1,第２
シフトレジスタ1P,1Nの出力をオールゼロの状態にする
コード検出部である。
ーラデータのポジティブ側のパルスを受けて所要ビット
数ｎ（ｎは自然数）のパラレルデータに変換する第１シ
フトレジスタで、1Nはシリアルに伝送されてくるバイポ
ーラデータのネガティブ側のパルスを受けて所要ビット
数ｎのパラレルデータに変換する第２シフトレジスタ
で、２は第1,第２のシフトレジスタ1P,1Nからのパラレ
ル出力から所要のコードを検出すると、第1,第２シフト
レジスタ1P,1Nへリセット信号FRSTを出して、第1,第２
シフトレジスタ1P,1Nの出力をオールゼロの状態にする
コード検出部である。
３は第1,第２シフトレジスタ1P,1Nのパラレル出力がオ
ールゼロになると零連誤り検出信号を出力するオールゼ
ロ監視部で、６はコード検出部２からリセット信号FRST
が出されると、所要の期間だけオールゼロ監視部３から
の零連誤り検出信号が出力されないようにするゲート部
である。
ールゼロになると零連誤り検出信号を出力するオールゼ
ロ監視部で、６はコード検出部２からリセット信号FRST
が出されると、所要の期間だけオールゼロ監視部３から
の零連誤り検出信号が出力されないようにするゲート部
である。
なお、５は出力データ取り出し用ORゲートである。
［作用］ このような構成により、第1,第２のシフトレジスタ1P,1
Nからの出力からコード検出部２が所要のコード信号を
検出すると、第1,第２シフトレジスタ1P,1Nへリセット
信号FRSTを出して、第1,第２シフトレジスタ1P,1Nの出
力をオールゼロの状態にする。これにより所要のコード
を再度所要数ビット分だけオールゼロに戻すことが行な
われる。
Nからの出力からコード検出部２が所要のコード信号を
検出すると、第1,第２シフトレジスタ1P,1Nへリセット
信号FRSTを出して、第1,第２シフトレジスタ1P,1Nの出
力をオールゼロの状態にする。これにより所要のコード
を再度所要数ビット分だけオールゼロに戻すことが行な
われる。
このとき、ゲート部６では、コード検出部２からリセッ
ト信号が出されると、所要の期間だけオールゼロ監視部
３からの零連誤り検出信号が出力されないようにしてい
るので、この場合は零連を検出したとして、警報等を送
信側へ送ることはない。
ト信号が出されると、所要の期間だけオールゼロ監視部
３からの零連誤り検出信号が出力されないようにしてい
るので、この場合は零連を検出したとして、警報等を送
信側へ送ることはない。
しかし、伝送路等に障害が発生して、ゼロデータが続く
と、オールゼロ監視部３が零連誤り検出信号を出すが、
この場合ゼロデータが続いても、コード検出部２はリセ
ット信号FRSTを出すわけではないので、ゲート部６によ
るマスク機能は解除されており、これにより例えば零連
誤り検出信号が何回か続けて出されると、送信側に警報
等が発せられる。
と、オールゼロ監視部３が零連誤り検出信号を出すが、
この場合ゼロデータが続いても、コード検出部２はリセ
ット信号FRSTを出すわけではないので、ゲート部６によ
るマスク機能は解除されており、これにより例えば零連
誤り検出信号が何回か続けて出されると、送信側に警報
等が発せられる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第２図は本発明の一実施例を示すブロック図で、この第
２図において、1Pは第１シフトレジスタ,1Nは第２シフ
トレジスタ、２はB8ZSコード検出部、３は８ビットオー
ルゼロ監視部である。
２図において、1Pは第１シフトレジスタ,1Nは第２シフ
トレジスタ、２はB8ZSコード検出部、３は８ビットオー
ルゼロ監視部である。
なお、本実施例においては、以降第１シフトレジスタ、
第２シフトレジスタを単にレジスタと言う。
第２シフトレジスタを単にレジスタと言う。
ここで、シフトレジスタ1P,1NおよびB8ZSコード検出部
２は第６図において示した従来例のものと同じであるの
で、その詳細な説明は省略する。
２は第６図において示した従来例のものと同じであるの
で、その詳細な説明は省略する。
また、８ビットオールゼロ監視部３は、各シフトレジス
タ1P,1Nのパラレル出力FF1〜FF8,FF1′〜FF8′がオール
ゼロになると、零連誤り検出信号を出力するもので、第
３図に示すごとく、各シフトレジスタ1P,1Nのパラレル
出力FF1〜FF8,FF1′〜FF8′を受ける16入力タイプのNOR
ゲート3Aを有している。
タ1P,1Nのパラレル出力FF1〜FF8,FF1′〜FF8′がオール
ゼロになると、零連誤り検出信号を出力するもので、第
３図に示すごとく、各シフトレジスタ1P,1Nのパラレル
出力FF1〜FF8,FF1′〜FF8′を受ける16入力タイプのNOR
ゲート3Aを有している。
さらに、B8ZSコード検出部２からリセット信号FRSTが出
されると、所要の期間（８クロック分に相当する期間）
だけ８ビットオールゼロ監視部３からの零連誤り検出信
号が出力されないようにするゲート部６が設けられてい
るが、このゲート部６は、マスクパターン発生部6AとAN
Dゲート6Bとをそなえている。
されると、所要の期間（８クロック分に相当する期間）
だけ８ビットオールゼロ監視部３からの零連誤り検出信
号が出力されないようにするゲート部６が設けられてい
るが、このゲート部６は、マスクパターン発生部6AとAN
Dゲート6Bとをそなえている。
ここで、マスクパターン発生部6Aは、B8ZSコード検出部
２からリセット信号FRSTが出されると、上記所要の期間
だけマスク信号MSKを出力するもので、その回路構成
は、第３図に示すごとく、４つのフリップフロップ6A−
1,6A−2,6A−3,6A−４を有する分周回路と反転回路6A−
５とを組み合わせた構成となっている。ここで、このマ
スクパターン発生部6Aへ入力されるクロックおよび各部
の波形を示すと、第４図（ａ）〜（ｅ）のようになる。
２からリセット信号FRSTが出されると、上記所要の期間
だけマスク信号MSKを出力するもので、その回路構成
は、第３図に示すごとく、４つのフリップフロップ6A−
1,6A−2,6A−3,6A−４を有する分周回路と反転回路6A−
５とを組み合わせた構成となっている。ここで、このマ
スクパターン発生部6Aへ入力されるクロックおよび各部
の波形を示すと、第４図（ａ）〜（ｅ）のようになる。
なお、第２図において、５は各シフトレジスタ1P,1Nの
第６番目の出力FF6,FF6′から出力データを取り出すた
めのORゲートである。
第６番目の出力FF6,FF6′から出力データを取り出すた
めのORゲートである。
上述の構成により、シフトレジスタ1P,1Nからの出力か
らB8ZSコード検出部２がB8ZSコードを検出すると、各シ
フトレジスタ1P,1Nへリセット信号FRSTを出して、各シ
フトレジスタ1P,1Nの出力をオールゼロの状態にする。
これによりB8ZSコードを再度８ビット分だけオールゼロ
に戻すことが行なわれる。
らB8ZSコード検出部２がB8ZSコードを検出すると、各シ
フトレジスタ1P,1Nへリセット信号FRSTを出して、各シ
フトレジスタ1P,1Nの出力をオールゼロの状態にする。
これによりB8ZSコードを再度８ビット分だけオールゼロ
に戻すことが行なわれる。
このとき、マスクパターン発生部6Aでは、B8ZSコード検
出部２からリセット信号FRSTが出されると、８クロック
分の期間だけマスク信号MSKをANDゲート6Bへ出す。これ
により８ビットオールゼロ監視部３からの零連誤り検出
信号が出されない。従って、この場合は零連を検出した
として、警報等を送信側へ送ることはない。
出部２からリセット信号FRSTが出されると、８クロック
分の期間だけマスク信号MSKをANDゲート6Bへ出す。これ
により８ビットオールゼロ監視部３からの零連誤り検出
信号が出されない。従って、この場合は零連を検出した
として、警報等を送信側へ送ることはない。
しかし、伝送路等に障害が発生して、ゼロデータが続く
と、８ビットオールゼロ監視部３が零連誤り検出信号を
出すが、この場合ゼロデータが続いても、B8ZSコード検
出部２はリセット信号FRSTを出すわけではないので、マ
スクパターン発生部6Aを含むゲート部６によるマスク機
能は解除されており、これにより例えば零連誤り検出信
号が何回か続けて出されると、この零連誤り検出信号を
受けた警報制御部（図示せず）は送信側に警報等を発す
る。
と、８ビットオールゼロ監視部３が零連誤り検出信号を
出すが、この場合ゼロデータが続いても、B8ZSコード検
出部２はリセット信号FRSTを出すわけではないので、マ
スクパターン発生部6Aを含むゲート部６によるマスク機
能は解除されており、これにより例えば零連誤り検出信
号が何回か続けて出されると、この零連誤り検出信号を
受けた警報制御部（図示せず）は送信側に警報等を発す
る。
なお、この実施例における各部のタイムチャートを示す
と、第５図のようになる。ここで、第５図（ａ）はシフ
トレジスタ1P,1Nへ供給されるクロックCLK（クロックXC
LKと同期している）の波形図、第５図（ｂ），（ｃ）は
それぞれバイポーラデータP,Nの0,1状態図、第５図
（ｄ）はバイポーラデータP,Nを合成したもの、第５図
（ｅ）〜（ｌ）は各シフトレジスタ1P,1Nの出力FF1〜FF
8（FF1′〜FF8′）図、第８図（ｍ）は零連誤り検出信
号の波形図、第８図（ｎ）はB8ZSコード検出タイミング
チャート、第８図（ｏ）はリセット信号FRST出力タイミ
ングチャートである。
と、第５図のようになる。ここで、第５図（ａ）はシフ
トレジスタ1P,1Nへ供給されるクロックCLK（クロックXC
LKと同期している）の波形図、第５図（ｂ），（ｃ）は
それぞれバイポーラデータP,Nの0,1状態図、第５図
（ｄ）はバイポーラデータP,Nを合成したもの、第５図
（ｅ）〜（ｌ）は各シフトレジスタ1P,1Nの出力FF1〜FF
8（FF1′〜FF8′）図、第８図（ｍ）は零連誤り検出信
号の波形図、第８図（ｎ）はB8ZSコード検出タイミング
チャート、第８図（ｏ）はリセット信号FRST出力タイミ
ングチャートである。
このようにB8ZSコードのための符号変換回路のシフトレ
ジスタ1P,1Nを８ビットオールゼロ監視用としても兼用
できるので、ゲート規模を従来のものに比べて大幅に削
減できる。
ジスタ1P,1Nを８ビットオールゼロ監視用としても兼用
できるので、ゲート規模を従来のものに比べて大幅に削
減できる。
なお、B6ZSコーを検出するものにおいても、ほぼ同様に
して、本発明を適用できることはいうまでもない。
して、本発明を適用できることはいうまでもない。
［発明の効果］ 以上詳述したように、本発明の零連誤り検出回路によれ
ば、B8ZSコードやB6ZSコードのための符号変換回路のシ
フトレジスタをオールゼロ監視用としても兼用できるの
で、ゲート規模を従来のものに比べ大幅に削減できる利
点がある。
ば、B8ZSコードやB6ZSコードのための符号変換回路のシ
フトレジスタをオールゼロ監視用としても兼用できるの
で、ゲート規模を従来のものに比べ大幅に削減できる利
点がある。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す電気回路図、 第３図は本発明の一実施例の要部を示す電気回路図、 第４図はマスク信号発生要領を説明するタイムチャー
ト、 第５図は本発明の一実施例の作用を説明するためのタイ
ムチャート、 第６図は従来例を示す電気回路図、 第７図は従来の８ビットオールゼロ監視部の電気回路図
である。 図において、 1P,1Nは第１、第２シフトレジスタ、２はB8ZSコード検
出部（コード検出部）、３は８ビットオールゼロ監視部
（オールゼロ監視部）、3AはNORゲート、５は出力デー
タ取り出し用ORゲート、６はゲート部、6Aはマスクパタ
ーン発生部、6A−１〜6A−４はフリップフロップ、6A−
５は反転回路、6BはANDゲートである。
ト、 第５図は本発明の一実施例の作用を説明するためのタイ
ムチャート、 第６図は従来例を示す電気回路図、 第７図は従来の８ビットオールゼロ監視部の電気回路図
である。 図において、 1P,1Nは第１、第２シフトレジスタ、２はB8ZSコード検
出部（コード検出部）、３は８ビットオールゼロ監視部
（オールゼロ監視部）、3AはNORゲート、５は出力デー
タ取り出し用ORゲート、６はゲート部、6Aはマスクパタ
ーン発生部、6A−１〜6A−４はフリップフロップ、6A−
５は反転回路、6BはANDゲートである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−97254（ＪＰ，Ａ) 特開 昭58−73263（ＪＰ，Ａ) 特開 昭58−115961（ＪＰ，Ａ) 特開 昭58−173946（ＪＰ，Ａ)
Claims (1)
- 【請求項１】シリアルに伝送されてくるバイポーラデー
タのポジティブ側のパルスを受けて所要ビット数のパラ
レルデータに変換する第１シフトレジスタ（1P）と、 シリアルに伝送されてくるバイポーラデータのネガティ
ブ側のパルスを受けて所要ビット数のパラレルデータに
変換する第２シフトレジスタ（1N）と、 上記の第1,第２シフトレジスタ（1P,1N）からのパラレ
ル出力から所要のコードを検出すると、上記の第1,第２
シフトレジスタ（1P,1N）へリセット信号を出して、上
記の第1,第２シフトレジスタ（1P,1N）の出力をオール
ゼロの状態にするコード検出部（２）と、 上記の第1,第２シフトレジスタ（1P,1N）のパラレル出
力がオールゼロになると零連誤り検出信号を出力するオ
ールゼロ監視部（３）と、 該コード検出部（２）からリセット信号が出されると、
所要の期間だけ該オールゼロ監視部（３）からの零連誤
り検出信号が出力されないようにするゲート部（６）と
をそなえて構成されたことを特徴とする、零連誤り検出
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230703A JPH0710047B2 (ja) | 1988-09-14 | 1988-09-14 | 零連誤り検出回路 |
| CA000611168A CA1324218C (en) | 1988-09-14 | 1989-09-13 | Zero string error detection circuit |
| EP89117042A EP0359265B1 (en) | 1988-09-14 | 1989-09-14 | Zero string error detection circuit |
| US07/408,080 US5119380A (en) | 1988-09-14 | 1989-09-14 | Zero string error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230703A JPH0710047B2 (ja) | 1988-09-14 | 1988-09-14 | 零連誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279514A JPH0279514A (ja) | 1990-03-20 |
| JPH0710047B2 true JPH0710047B2 (ja) | 1995-02-01 |
Family
ID=16911993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230703A Expired - Lifetime JPH0710047B2 (ja) | 1988-09-14 | 1988-09-14 | 零連誤り検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5119380A (ja) |
| EP (1) | EP0359265B1 (ja) |
| JP (1) | JPH0710047B2 (ja) |
| CA (1) | CA1324218C (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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Family Cites Families (2)
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|---|---|---|---|---|
| JPS58161554A (ja) * | 1982-03-19 | 1983-09-26 | Hitachi Ltd | パルス信号伝送システム |
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-
1988
- 1988-09-14 JP JP63230703A patent/JPH0710047B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-13 CA CA000611168A patent/CA1324218C/en not_active Expired - Fee Related
- 1989-09-14 EP EP89117042A patent/EP0359265B1/en not_active Expired - Lifetime
- 1989-09-14 US US07/408,080 patent/US5119380A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5119380A (en) | 1992-06-02 |
| JPH0279514A (ja) | 1990-03-20 |
| EP0359265A3 (en) | 1991-10-16 |
| EP0359265A2 (en) | 1990-03-21 |
| EP0359265B1 (en) | 1995-06-07 |
| CA1324218C (en) | 1993-11-09 |
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