JPH0442601A - Ｃｍｏｓ水晶発振回路 - Google Patents
Ｃｍｏｓ水晶発振回路Info
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- JPH0442601A JPH0442601A JP15053190A JP15053190A JPH0442601A JP H0442601 A JPH0442601 A JP H0442601A JP 15053190 A JP15053190 A JP 15053190A JP 15053190 A JP15053190 A JP 15053190A JP H0442601 A JPH0442601 A JP H0442601A
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- Japan
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- feedback resistor
- power supply
- supply voltage
- cmos
- inverter
- Prior art date
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はコルピッツ型の０ＭＯ８（相補形金属酸化物半
導体）水晶発振回路に関する。
導体）水晶発振回路に関する。
［従来の技術］
第４図は従来のコルピッツ型のＣＭＯ３水晶発振回路を
示す。
示す。
同図に示すように、ＣＭＯＳ集積回路１０の内部にはイ
ンバータ１１と帰還抵抗１２とが設けられている。これ
らインバータ１１及び帰還抵抗１２はＣＭＯＳ集積回路
ＩＯの発振入力端子０５ＣＩＮ及び発振出力端子０５Ｃ
ＯＵＴ間に並列接続されている。
ンバータ１１と帰還抵抗１２とが設けられている。これ
らインバータ１１及び帰還抵抗１２はＣＭＯＳ集積回路
ＩＯの発振入力端子０５ＣＩＮ及び発振出力端子０５Ｃ
ＯＵＴ間に並列接続されている。
発振出力端子０８ＣＯＵＴはＣＭＯ３集積回路１０の内
部回路に接続されている。発振入力端子０３ＣＩＮ及び
発振出力端子０３ＣＯＵＴには水晶振動子１３が外付け
で接続されている。これらインバータ１１、帰還抵抗１
２及び水晶振動子１３でコルピッツ型のＣＭＯＳ水晶発
振回路が構成されている。
部回路に接続されている。発振入力端子０３ＣＩＮ及び
発振出力端子０３ＣＯＵＴには水晶振動子１３が外付け
で接続されている。これらインバータ１１、帰還抵抗１
２及び水晶振動子１３でコルピッツ型のＣＭＯＳ水晶発
振回路が構成されている。
発振入力端子０５ＣＩＮ及び発振出力端子０８ＣＯＵＴ
には負荷容量１４ａ及び１４ｂが接続され、これら負荷
容量１４ａ及び１４ｂはそれぞれ接地されている。
には負荷容量１４ａ及び１４ｂが接続され、これら負荷
容量１４ａ及び１４ｂはそれぞれ接地されている。
第５図は帰還抵抗１２の構成を示す回路図である。
同図に示すように、帰還抵抗１２はＣＭＯＳトランジス
タ、即ちＰ型ＦＥＴ（電界効果型トランジスタ）１２１
とＮ型Ｆ Ｅ Ｔ １２ｂとのオン抵抗により構成され
ている。
タ、即ちＰ型ＦＥＴ（電界効果型トランジスタ）１２１
とＮ型Ｆ Ｅ Ｔ １２ｂとのオン抵抗により構成され
ている。
［発明が解決しようとする課題］
このように、従来のＣＭＯ３水晶発振回路では、帰還抵
抗１２としてＰ型Ｆ Ｅ Ｔ １２ａとＮ型ＦＥＴ１２
ｂとのオン抵抗を用いているため、発振回路の電源電圧
ｖｄｄが変動すると帰還抵抗１２の抵抗値が変動し発振
不良が発生するという問題点がある。
抗１２としてＰ型Ｆ Ｅ Ｔ １２ａとＮ型ＦＥＴ１２
ｂとのオン抵抗を用いているため、発振回路の電源電圧
ｖｄｄが変動すると帰還抵抗１２の抵抗値が変動し発振
不良が発生するという問題点がある。
従って、本発明の目的は広範囲の電源電圧で安定した発
振動作が確保される簡単な回路構成のＣＭＯＳ水晶発振
回路を提供することにある。
振動作が確保される簡単な回路構成のＣＭＯＳ水晶発振
回路を提供することにある。
［課題を解決するための手段］
上述の目的を達成するため、本発明のＣＭＯＳ水晶発振
回路は、水晶振動子と、水晶振動子に並列に接続された
インバータと、電源電圧が所定のしきい値電圧より低い
場合にインバータに並列に接続される第１のＣＭＯＳト
ランジスタ帰還抵抗と、電源電圧がしきい値電圧より高
い場合にインバータに並列に接続される第２のＣＭＯＳ
トランジスタ帰還抵抗とを備えている。
回路は、水晶振動子と、水晶振動子に並列に接続された
インバータと、電源電圧が所定のしきい値電圧より低い
場合にインバータに並列に接続される第１のＣＭＯＳト
ランジスタ帰還抵抗と、電源電圧がしきい値電圧より高
い場合にインバータに並列に接続される第２のＣＭＯＳ
トランジスタ帰還抵抗とを備えている。
［作用］
電源電圧が所定のしきい値電圧より低い場合は第１のＣ
ＭＯＳトランジスタ帰還抵抗が動作し、電源電圧が所定
のしきい値電圧より高い場合は第１のＣＭＯＳ）ランジ
スタ帰還抵抗とは異なる特性の第２のＣＭＯＳトランジ
スタ帰還抵抗が動作する。従って、電源電圧が低い場合
にも高い場合にもほぼ一定の帰還抵抗値が得られ、その
結果、広範囲の電源電圧で安定した発振動作が確保され
る。
ＭＯＳトランジスタ帰還抵抗が動作し、電源電圧が所定
のしきい値電圧より高い場合は第１のＣＭＯＳ）ランジ
スタ帰還抵抗とは異なる特性の第２のＣＭＯＳトランジ
スタ帰還抵抗が動作する。従って、電源電圧が低い場合
にも高い場合にもほぼ一定の帰還抵抗値が得られ、その
結果、広範囲の電源電圧で安定した発振動作が確保され
る。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明に係るＣＭＯＳ水晶発振回路の一実施例
を示す回路図である。
を示す回路図である。
同図に示すように、ＣＭＯ３集積回路２０の内部にはイ
ンバータ２１、低電圧動作用帰還抵抗２２、高電圧動作
用帰還抵抗２３、トランスファゲート２４、トランスフ
ァゲート２５及び帰還抵抗制御回路２６が設けられてい
る。低電圧動作用帰還抵抗２２、及び高電圧動作用帰還
抵抗２３は本発明の第１のＣＭＯＳトランジスタ帰還抵
抗及び第２のＣＭＯＳトランジスタ帰還抵抗のそれぞれ
一例となっている。
ンバータ２１、低電圧動作用帰還抵抗２２、高電圧動作
用帰還抵抗２３、トランスファゲート２４、トランスフ
ァゲート２５及び帰還抵抗制御回路２６が設けられてい
る。低電圧動作用帰還抵抗２２、及び高電圧動作用帰還
抵抗２３は本発明の第１のＣＭＯＳトランジスタ帰還抵
抗及び第２のＣＭＯＳトランジスタ帰還抵抗のそれぞれ
一例となっている。
低電圧動作用帰還抵抗２２とトランスファゲート２４と
は直列接続され、高電圧動作用帰還抵抗２３とトランス
ファゲート２５とは直列接続されている。
は直列接続され、高電圧動作用帰還抵抗２３とトランス
ファゲート２５とは直列接続されている。
インバータ２１と直列接続された低電圧動作用帰還抵抗
２２及びトランスファゲート２４と直列接続された高電
圧動作用帰還抵抗２３及びトランスファゲート２５とは
ＣＭＯＳ集積回路２０の発振入力端子Ｏ８ＣＡＭ及び発
振出力端子０９ＣＯＵＴ間に並列接続されている。
２２及びトランスファゲート２４と直列接続された高電
圧動作用帰還抵抗２３及びトランスファゲート２５とは
ＣＭＯＳ集積回路２０の発振入力端子Ｏ８ＣＡＭ及び発
振出力端子０９ＣＯＵＴ間に並列接続されている。
発振出力端子０３ＣＯＵＴはＣＭＯ３集積回路２０の内
部回路に接続されている。
部回路に接続されている。
水晶振動子２７は発振入力端子０３ＣＩＮ及び発振出力
端子０５ＣＯＵＴに外付けで接続されている。これらイ
ンバータ２１、低電圧動作用帰還抵抗２２、高電圧動作
用帰還抵抗２３及び水晶振動子２７でＣＭＯＳ水晶発振
回路が構成されている。
端子０５ＣＯＵＴに外付けで接続されている。これらイ
ンバータ２１、低電圧動作用帰還抵抗２２、高電圧動作
用帰還抵抗２３及び水晶振動子２７でＣＭＯＳ水晶発振
回路が構成されている。
発振入力端子０３ＣＩＮ及び発振出力端子０３ＣＯＵＴ
には負荷容量２８！及び２８ｂの一端が接続され、これ
ら負荷容量２８ａ及び２８ｂの他端はそれぞれ接地され
ている。
には負荷容量２８！及び２８ｂの一端が接続され、これ
ら負荷容量２８ａ及び２８ｂの他端はそれぞれ接地され
ている。
第２図は低電圧動作用帰還抵抗２２の構成を示す回路図
であり、第３図は高電圧動作用帰還抵抗２３の構成を示
す回路図である。
であり、第３図は高電圧動作用帰還抵抗２３の構成を示
す回路図である。
これらの図に示すように、低電圧動作用帰還抵抗２２は
ＣＭＯＳトランジスタ、即ちＰ型ＦＥＴ２２ａとＮ型Ｆ
ＥＴ２２ｂとのオン抵抗により構成され、高電圧動作用
帰還抵抗２３はＰ型Ｆ Ｅ Ｔ ２３ａとＮ型ＦＥＴ２
３ｂとのオン抵抗により低電圧動作用帰還抵抗２２と同
様に構成されている。
ＣＭＯＳトランジスタ、即ちＰ型ＦＥＴ２２ａとＮ型Ｆ
ＥＴ２２ｂとのオン抵抗により構成され、高電圧動作用
帰還抵抗２３はＰ型Ｆ Ｅ Ｔ ２３ａとＮ型ＦＥＴ２
３ｂとのオン抵抗により低電圧動作用帰還抵抗２２と同
様に構成されている。
次に、上述の実施例の動作を説明する。
第１図において、帰還抵抗制御回路２６は発振回路の電
源電圧ｖｄｄを検出し、以下のようにトランスファゲー
ト２４及び２５を制御することにより、電源電圧Ｖｄｄ
に応じた低電圧動作用帰還抵抗２２及び高電圧動作用帰
還抵抗２３の切替えを行う。
源電圧ｖｄｄを検出し、以下のようにトランスファゲー
ト２４及び２５を制御することにより、電源電圧Ｖｄｄ
に応じた低電圧動作用帰還抵抗２２及び高電圧動作用帰
還抵抗２３の切替えを行う。
即ち、検ａされた電源電圧ｖｄｄが所定のしきい値電圧
ＶＴ以下の場合には、制御信号ＳＬＶを発しトランスフ
ァゲート２４をオンにすると共に制御信号５ｌｌｖを発
しトランスファゲート２５をオフにする。
ＶＴ以下の場合には、制御信号ＳＬＶを発しトランスフ
ァゲート２４をオンにすると共に制御信号５ｌｌｖを発
しトランスファゲート２５をオフにする。
他方、電源電圧Ｖｄｄがしきい値電圧ＶＴ以上の場合に
は、制御信号ＳＨＹを発しトランスファゲート２５をオ
ンにすると共に制御信号ＳＬＶを発しトランスファゲー
ト２４をオフにする。
は、制御信号ＳＨＹを発しトランスファゲート２５をオ
ンにすると共に制御信号ＳＬＶを発しトランスファゲー
ト２４をオフにする。
このしきい値電圧■。は水晶振動子の発振周波数及び電
源電圧Ｖ０の範囲に依存する値であり、−例として約３
３ｋＨｘの水晶振動子を使用し電源電圧Ｖｄｄが約ＩＶ
から約６Ｖ程度の範囲である場合のしきい値電圧ｖＴは
約３■から約３．５ｖ程度の範囲に設定することができ
る。前述のように切替わる低電圧動作用帰還抵抗２２及
び高電圧動作用帰還抵抗２３の抵抗値は、低電圧動作用
帰還抵抗２２についてはＰ型Ｆ Ｅ Ｔ ２２ａ及びＮ
型ＦＥＴ２２ｂのオン抵抗の設定により決まり、また、
高電圧動作用帰還抵抗２３についてはＰ型ＦＥＴ２３ａ
及びＮ型ＦＥＴ２３ｂのオン抵抗の設定により決まり、
それぞれの動作電圧範囲でほぼ一定値、即ちこの例では
約１０ＭΩ程度となる。
源電圧Ｖ０の範囲に依存する値であり、−例として約３
３ｋＨｘの水晶振動子を使用し電源電圧Ｖｄｄが約ＩＶ
から約６Ｖ程度の範囲である場合のしきい値電圧ｖＴは
約３■から約３．５ｖ程度の範囲に設定することができ
る。前述のように切替わる低電圧動作用帰還抵抗２２及
び高電圧動作用帰還抵抗２３の抵抗値は、低電圧動作用
帰還抵抗２２についてはＰ型Ｆ Ｅ Ｔ ２２ａ及びＮ
型ＦＥＴ２２ｂのオン抵抗の設定により決まり、また、
高電圧動作用帰還抵抗２３についてはＰ型ＦＥＴ２３ａ
及びＮ型ＦＥＴ２３ｂのオン抵抗の設定により決まり、
それぞれの動作電圧範囲でほぼ一定値、即ちこの例では
約１０ＭΩ程度となる。
従って、本実施例によれば、帰還抵抗制御回路２６が発
振回路の電源電圧ｖｄｄに応じてトランスファゲート２
４及び２５を制御し低電圧動作用帰還抵抗２２及び高電
圧動作用帰還抵抗２３の切替えを行うので、電源電圧が
低い場合にも高い場合にもほぼ一定の帰還抵抗値が得ら
れ、電源電圧ｖｄｄが変動しても安定した発振動作が確
保される。
振回路の電源電圧ｖｄｄに応じてトランスファゲート２
４及び２５を制御し低電圧動作用帰還抵抗２２及び高電
圧動作用帰還抵抗２３の切替えを行うので、電源電圧が
低い場合にも高い場合にもほぼ一定の帰還抵抗値が得ら
れ、電源電圧ｖｄｄが変動しても安定した発振動作が確
保される。
［発明の効果］
以上説明したように本発明は、水晶振動子と、水晶振動
子に並列に接続されたインバータと、電源電圧が所定の
しきい値電圧より低い場合にインバータに並列に接続さ
れる第１のＣＭＯＳトランジスタ帰還抵抗と、電源電圧
が所定のしきい値電圧より高い場合にインバータに並列
に接続される第２のＣＭＯＳ）ランジスタ帰還抵抗とを
備えたので、広範囲の電源電圧で安定した発振動作を確
保することができる。
子に並列に接続されたインバータと、電源電圧が所定の
しきい値電圧より低い場合にインバータに並列に接続さ
れる第１のＣＭＯＳトランジスタ帰還抵抗と、電源電圧
が所定のしきい値電圧より高い場合にインバータに並列
に接続される第２のＣＭＯＳ）ランジスタ帰還抵抗とを
備えたので、広範囲の電源電圧で安定した発振動作を確
保することができる。
第１図は本発明に係るＣＭＯＳ水晶発振回路の一実施例
を示す回路図、第２図は第１図の低電圧動作用帰還抵抗
の構成を示す回路図、第３図は第１図の高電圧動作用帰
還抵抗の構成を示す回路図、第４図は従来のコルピッツ
型のＣＭＯＳ水晶発振回路を示す回路図、第５図は第４
図の帰還抵抗の構成を示す回路図である。 ２１・・・・・・インバータ、２２・・・・・・低電圧
動作用帰還抵抗、２３・・・・・・高電圧動作用帰還抵
抗、２２ａ 、 ２３Ｂ・・・・・・Ｐ型ＦＥＴ、 ２
２ｂ 、 ２３ｂ・・・・・・Ｎ型ＦＥＴ、２４．２５
・・・・・・トランスファゲート、２６・・・・・・帰
還抵抗制御回路、２７・・・・・・水晶振動子、２８ａ
、 ２８ｂ・旧・・負荷容量。 第１図 第２図 第３ｒｌｌＪ
を示す回路図、第２図は第１図の低電圧動作用帰還抵抗
の構成を示す回路図、第３図は第１図の高電圧動作用帰
還抵抗の構成を示す回路図、第４図は従来のコルピッツ
型のＣＭＯＳ水晶発振回路を示す回路図、第５図は第４
図の帰還抵抗の構成を示す回路図である。 ２１・・・・・・インバータ、２２・・・・・・低電圧
動作用帰還抵抗、２３・・・・・・高電圧動作用帰還抵
抗、２２ａ 、 ２３Ｂ・・・・・・Ｐ型ＦＥＴ、 ２
２ｂ 、 ２３ｂ・・・・・・Ｎ型ＦＥＴ、２４．２５
・・・・・・トランスファゲート、２６・・・・・・帰
還抵抗制御回路、２７・・・・・・水晶振動子、２８ａ
、 ２８ｂ・旧・・負荷容量。 第１図 第２図 第３ｒｌｌＪ
Claims (1)
- 水晶振動子と、該水晶振動子に並列に接続されたイン
バータと、電源電圧が所定のしきい値電圧より低い場合
に前記インバータに並列に接続される第１のＣＭＯＳト
ランジスタ帰還抵抗と、電源電圧が前記しきい値電圧よ
り高い場合に前記インバータに並列に接続される第２の
ＣＭＯＳトランジスタ帰還抵抗とを備えたことを特徴と
するＣＭＯＳ水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150531A JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150531A JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442601A true JPH0442601A (ja) | 1992-02-13 |
| JP2543431B2 JP2543431B2 (ja) | 1996-10-16 |
Family
ID=15498912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150531A Expired - Fee Related JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543431B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
-
1990
- 1990-06-08 JP JP2150531A patent/JP2543431B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543431B2 (ja) | 1996-10-16 |
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Legal Events
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