JPH0442615A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、ユーザが手元において、複数の論理要素を、
その導通状態がプログラム可能なスイッチ回路を介して
選択的に接続することによって、所望する論理回路を実
現することのできる半導体集積回路に係り、特に、この
スイッチ回路を構成するＮチャネルＭＯＳ）ランジスタ
の伝達特性の改善に関するものである。The present invention allows a user to store multiple logical elements at hand.
It relates to a semiconductor integrated circuit that can realize a desired logic circuit by selectively connecting the conduction state of the transistor through a programmable switch circuit, and particularly relates to an N-channel MOS transistor that constitutes the switch circuit. This relates to improving transfer characteristics.
近年、ユーザが手元において任意の論理回路を実現可能
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路（以後、Ｐ ＬＤ （ｐｒｏｇ
ｒａｍｎａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ ）と呼
ぶ）が広く使われており、様々な種類のＰＬＤがユーザ
に提供されている。
このＰＬＤは、プログラム回路と、複数の論理要素と、
マトリックス状に配置された複数のスイッチ回路とから
構成されている。これらのスイッチ回路は記憶要素とス
イッチング要素とから構成され、記憶要素の内容に基づ
いてスイッチング要素の導通が制御されるものとなって
おり、これにより、導通状態がプログラム可能なスイッ
チ回路が実現されている。ユーザは、予めプログラム回
路により記憶要素にデータをセットし、スイッチ回路を
介して複数の論理要素を選択的に接続することによって
、所望する論理回路を実現することができる。
第４図は、従来の、ＰＬＤに用いられるスイッチ回路を
示す回路図であり１記憶要素１０とスイッチング要素で
あるＮチャネルＭＯＳトランジスタＴＮとから構成され
ている。
この第４図において、記憶要素１０は、３つのＮチャネ
ルＭＯＳトランジスタＴＮＩＯ〜ＴＮＩ２と、２つのＰ
チャネルＭＯ３）ランジスタＴＰ１１、ＴＰ１２とによ
り構成されている。
又、この記憶要素１０においては、ＰチャネルＭＯ３）
ランジスタＴＰＩＩとＮチャネルＭＯＳトランジスタＴ
ＮＩＩとにより１つのインバータが構成され、Ｐチャネ
ルＭＯ８ｈランジスタＴＰ１２とＮチャネルＭＯＳトラ
ンジスタＴＮ１２とによ゛つもう１つのインバータか構
成されており、これら２つのインバータには、電源電圧
ＶＣＣの電源が供給されている。そして、これら２つの
インバータの出力は、互いに相手のインバータの入力に
入力されるような接続となっており、これによりスタテ
ィック型メモリセルが構成されて、信号振幅がＶＣＣの
ビットデータが記憶されるようになっている。又、Ｎチ
ャネルＭＯ３）ランジスタＴＮＩＯのゲートＧには書込
み要求信号Ｗが入力されており、この書込み要求信号Ｗ
がＨ状態のとき、ビットデータＤが、この記憶要素１０
内に書込まれるようになっている。
この記憶要素１０の出力■ｏは、記憶されたビットデー
タＤとは論理極性が逆の信号であり、ＮチャネルＭＯＳ
トランジスタＴＨのゲートＧに入力されている。従って
、この記憶要素１０にとットデータＤとしてＨ状態が記
憶されていれば、ＮチャネルＭＯＳトランジスタＴＮの
２つのｔ＆Ａ−Ｂ間はオフ状態となり、このスイッチ回
路はオフ状態となる。一方、記憶要素１０にＬ状態が記
憶されている場合には、ＮチャネルＭＯＳトランジスタ
ＴＮの２つのｔ極Ａ−Ｂ間はオン状態となり、このスイ
ッチ回路はオン状態となる。In recent years, semiconductor integrated circuits (hereinafter referred to as PLD (prog)
(ramnable logic devices) are widely used, and various types of PLDs are provided to users. This PLD includes a program circuit, multiple logic elements,
It is composed of a plurality of switch circuits arranged in a matrix. These switch circuits are composed of a memory element and a switching element, and conduction of the switching element is controlled based on the contents of the memory element, thereby realizing a switch circuit whose conduction state is programmable. ing. A user can realize a desired logic circuit by setting data in a storage element using a program circuit in advance and selectively connecting a plurality of logic elements via a switch circuit. FIG. 4 is a circuit diagram showing a conventional switch circuit used in a PLD, which is composed of one storage element 10 and an N-channel MOS transistor TN as a switching element. In FIG. 4, the storage element 10 includes three N-channel MOS transistors TNIO to TNI2 and two P
Channel MO3) consists of transistors TP11 and TP12. Also, in this storage element 10, P channel MO3)
Transistor TPII and N-channel MOS transistor T
One inverter is configured by the NII, and another inverter is configured by the P-channel MO8h transistor TP12 and the N-channel MOS transistor TN12, and these two inverters are supplied with power from the power supply voltage VCC. has been done. The outputs of these two inverters are connected so that they are input to the inputs of the other inverter, thereby forming a static memory cell and storing bit data with a signal amplitude of VCC. It looks like this. Further, a write request signal W is input to the gate G of the N-channel MO3) transistor TNIO, and this write request signal W
is in the H state, bit data D is stored in this storage element 10.
It is designed to be written inside. The output o of the storage element 10 is a signal with a logical polarity opposite to that of the stored bit data D, and is an N-channel MOS signal.
It is input to the gate G of the transistor TH. Therefore, if the H state is stored as the short data D in the storage element 10, the two terminals t&A-B of the N-channel MOS transistor TN will be in the off state, and this switch circuit will be in the off state. On the other hand, when the L state is stored in the storage element 10, the two t-poles AB of the N-channel MOS transistor TN are in the on state, and this switch circuit is in the on state.
しかしながら、このような従来の記憶要素１０とスイッ
チング用ＮチャネルＭＯ３）−ランジスタＴＮとを用い
たスイッチ回路においては、このスイッチング用Ｎチャ
ネルＭＯＳトランジスタＴＨのオン状態時に、そのスレ
ッショルド電圧ＶＴＮの影響を受けて、を極Ａ−Ｂ間を
伝達する信号に電圧降下を生じる場合がある０例えば、
ＮチャネルＭＯＳトランジスタＴＮのゲートＧに、記憶
要素の出力Ｖ□として電圧ＶＣＣが与えられている場合
には、このトランジスタＴＮを介して伝達された信号の
ｆｉ＠はｖｃｃ ＶＴＮが最大であり、このスイッチ
回路に電圧ＶＣＣの振幅を有する信号が入力されても、
その出力信号の振幅はＶＣＣＶＴＨに減少する。このな
め、このスイッチ回路を介して伝達された信号が次段の
ＣＭＯＳゲートに入力される場合には、このＣＭＯＳゲ
ートを構成するＰチャネルトランジスタを完全にオフ状
態にすることができず、これによって生じるＤＣ洩れ電
流により消費電力を増加させてしまうという問題がある
。
又、このスイッチ回路を複数個経由して信号が伝達され
る場合にはトランジスタＴＮのオン抵抗が顕在化して信
号を遅延せしめ、高速化の妨げになるという問題をも有
している。
上述した伝達信号の振幅の減少に起因してＤＣ洩れ電流
が増加するというｒｇ′ｉ題に対しては、ＮチャネルＭ
ＯＳトランジスタＴＮと並列にＰチャネルＭＯＳトラン
ジスタを接続して、スイッチング要素を双方向トランス
ファゲート化して用いるという方法が知られており、以
下に説明する。
第５図は、スイッチング要素として双方向トランスファ
ゲートを用いたスイッチ回路を示す回路図である。
この第５図において、ＮチャネルＭＯＳトランジスタＴ
ＮＩＯ〜ＴＮ１２とＰチャネルＭｏｓトランジスタＴＰ
Ｉ １．ＴＰ１２とは、前述の第４図のものと同じもの
で同一の目的に用いられている。
この第５図に示したスイッチ回路と、第４図に示したス
イッチ回路との相違点はＰチャネルＭＯＳトランジスタ
ＴＰをＮチャネルＭＯＳトランジスタＴＮと並列に接続
し、このトランジスタＴＰのゲートＧに、ＮチャネルＭ
ＯＳ）ランジスタＴＮ１３とＰチャネルＭＯＳ）ランジ
スタＴＰ１３とから構成されるインバータを介して、ト
ランジスタＴＮのゲートＧに与えられる信号とは論理極
性が逆の信号を供給している点である。
このように、スイチング要素を双方向トランスファゲー
ト化したスイッチ回路においては、信号のＨレベル及び
ＬレベルはそれぞれトランジスタＴＰ１３及びトランジ
スタＴＮ１３を介して伝達される。従って信号の振幅は
スイッチング要素を構成するトランジスタのスレッショ
ルド電圧（ＶＴＮ、ＶＴＦ＞の影響を受けることがなく
、第４図に示すスイッチ回路のような伝達信号の振幅の
減少は生じない。
又、電極Ａ ８間にＮチャネルＭＯＳトランジスタＴＮ
とＰチャネルＭＯＳトランジスタＴＰをパラレルに接続
することにより、この電極Ａ ８間のオン抵抗を減少
させることができ、この限りにおいては、信号の遅延特
性の改善に寄与する。
しかしながら、このように、スイッチング要素として双
方向トランスファゲートを用いると、電ＭＡ、Ｂには、
第４図に示すスイッチ回路に比して、ＰチャネルＭＯＳ
トランジスタＴＰのジャンクション容量が加重されるな
め、抵抗成分の減少分以上に容量成分が増加すると、結
果的に、このスイッチ回路の信号伝達遅延特性を悪化さ
せてしまう場合があり、この場合、トランジスタＴＮと
トランジスタＴＰのサイズをｆｉｎ化する必要があると
いう問題点がある。又、スイッチング要素を双方向トラ
ンスファゲート化することにより、スイッチ回路の構成
素子数の増加を招くという問題もある。
本発明は、前記従来の問題点を解決するべくなされたも
ので、ユーザが手元において、複数の論理要素をプログ
ラム可能なスイッチ回路を介して選択的に接続すること
によって、所望する論理回路を実現することのできる半
導体集積回路において、構成素子数の増加を招くことな
く、伝達信号の振幅が減衰せず、信号遅延の改善された
スイッチ回路を有する半導体集積回路を提供することを
目的とする。However, in a switch circuit using such a conventional storage element 10 and a switching N-channel MO3)-transistor TN, when the switching N-channel MOS transistor TH is on, it is affected by its threshold voltage VTN. For example, a voltage drop may occur in the signal transmitted between poles A and B.
When the voltage VCC is applied to the gate G of the N-channel MOS transistor TN as the output V□ of the storage element, the fi@ of the signal transmitted through this transistor TN is maximum at vcc VTN, and this Even if a signal having an amplitude of voltage VCC is input to the switch circuit,
The amplitude of its output signal is reduced to VCCVTH. Because of this, when the signal transmitted through this switch circuit is input to the next-stage CMOS gate, the P-channel transistor constituting this CMOS gate cannot be completely turned off. There is a problem in that the resulting DC leakage current increases power consumption. In addition, when a signal is transmitted through a plurality of switch circuits, the on-resistance of the transistor TN becomes apparent and delays the signal, which hinders high-speed operation. To address the rg'i problem of increased DC leakage current due to the decrease in the amplitude of the transmitted signal, the N-channel M
A method is known in which a P-channel MOS transistor is connected in parallel with the OS transistor TN to use the switching element as a bidirectional transfer gate, and will be described below. FIG. 5 is a circuit diagram showing a switch circuit using a bidirectional transfer gate as a switching element. In FIG. 5, an N-channel MOS transistor T
NIO~TN12 and P channel Mos transistor TP
I 1. TP12 is the same as the one shown in FIG. 4 described above and is used for the same purpose. The difference between the switch circuit shown in FIG. 5 and the switch circuit shown in FIG. 4 is that a P-channel MOS transistor TP is connected in parallel with an N-channel MOS transistor TN, and a Channel M
The point is that a signal having a logical polarity opposite to that applied to the gate G of the transistor TN is supplied via an inverter composed of a transistor TN13 (OS) and a transistor TP13 (P channel MOS). In this way, in the switch circuit in which the switching elements are bidirectional transfer gates, the H level and L level of the signal are transmitted via the transistor TP13 and the transistor TN13, respectively. Therefore, the amplitude of the signal is not affected by the threshold voltages (VTN, VTF>) of the transistors constituting the switching element, and the amplitude of the transmitted signal does not decrease as in the switch circuit shown in FIG. 4. A N-channel MOS transistor TN between 8
By connecting the P-channel MOS transistor TP and the P-channel MOS transistor TP in parallel, the on-resistance between the electrodes A8 can be reduced, and to this extent it contributes to improving the signal delay characteristics. However, when bidirectional transfer gates are used as switching elements in this way, the electric MA and B
Compared to the switch circuit shown in FIG.
Since the junction capacitance of the transistor TP is weighted, if the capacitance component increases more than the decrease in the resistance component, the signal transmission delay characteristics of this switch circuit may deteriorate as a result.In this case, the transistor TN There is a problem that the size of the transistor TP needs to be reduced to a fin. Further, there is also the problem that by converting the switching element into a bidirectional transfer gate, the number of constituent elements of the switch circuit increases. The present invention has been made to solve the above-mentioned conventional problems, and enables a user to realize a desired logic circuit by selectively connecting a plurality of logic elements at hand via a programmable switch circuit. An object of the present invention is to provide a semiconductor integrated circuit having a switch circuit in which the amplitude of a transmitted signal is not attenuated and signal delay is improved without increasing the number of constituent elements.
【課題を達成するための手段］
本発明は、複数の論理ＵｇＪ路と、第１の電極と第２の
電極との２つの電極間の導通がプログラム可能な複数の
スイッチ回路とを有し、プログラムによって導通された
前記複数のスイッチ回路を介して前記複数の論理回路を
選択的に接続することによって所望する論理回路を実現
することができる半導体集積回路において、前記スイッ
チ回路は、プログラムされた内容に基づいて導通制御信
号を出力する記憶要素と、ソース及びドレインがそれぞ
れ前記第１及び第２の電極に接続され、ゲートに前記導
通制御信号が与えられなＮチャネルＭＯＳトランジスタ
とを有し、前記導通制御信号の振幅電圧は前記第１又は
第２の電極に与えられる伝達信号の振幅電圧よりも高い
ことにより、前記課題を達成したものである。
【作用】
第６図は、ＮチャネルＭＯＳトランジスタのスイッチン
グ作用を説明するための線図である。
この第６図において、ＴＮはスイッチング用Ｎチャネル
ＭＯＳトランジスタである。このＮチャネルＭＯＳトラ
ンジスタＴＮのゲート電圧、ソース電圧、ドレイン電圧
をそれぞれＶｃ、Ｖｓ、ｖＯとし、このドレインに電源
電圧ＶＣＣを与えた場合（即ちＶｏ＝Ｖｃｃ）のゲート
電圧ＶＧとするとＮチャネルＭＯＳトランジスタＴＮの
トレインＤとソースＳ間のオン条件は次式の通りである
。
ＶＣ＞ＶＳ ＋ＶＴ Ｎ −（１）ここで、ＶＴ
Ｎは、ＮチャネルＭＯＳトランジスタＴＨのスレッショ
ルド電圧である。
従って、ドレインに与えられた電圧ＶＣＣがＶＴＮの影
響を受けずにソースに現われるなめには、（１）式でＶ
ｓ＝Ｖｃ ｃとして、次式が成立する必要がある。
Ｖ □ ＞ Ｖ ｃ ｃ ＋ Ｖ Ｔ Ｎ −＜
２ ）以上の説明から明らかなように、ＮチャネルＭ
ＯＳトランジスタＴＮを信号の振幅電圧を減衰させずに
伝達するスイッチとして用いるには、そのゲートに与え
られる信号の振幅電圧Ｖ□は（２）式を満たせばよい。
このように、ＮチャネルＭＯＳ）ランジスタＴＮは、そ
のゲートに与えられる信号によって、オン・オフの状態
が“スイッチングするが、そのオン状態において、導通
制御信号の振幅電圧ＶＧが（２）式を満たしていない場
合には、スレッショルド電圧ＶＴＮが顕在化して伝達信
号の振幅は減少する。この場合、伝達信号の振幅電圧Ｖ
ｓは次式で与えられる。
Ｖｓ′−Ｖｃ ＶＴＮ ・＝（３）但し、（１）
、（２）、（３）式において基板効果は無視している。
本発明は、このようなＮチャネルＭＯＳ）ランジスタの
スイッチング作用に着目したもので、このＮチャネルＭ
ＯＳトランジスタＴＮの導通を制御する導通制御信号の
振幅電圧ｖＧを、このスイッチング用ＮチャネルＭＯＳ
トランジスタＴＮを介して伝達される伝達信号の振幅電
圧ＶＣＣより高くしている。従って、（２）式から導か
れるように、導通制御信号の振幅電圧ＶＣが、伝達信号
の振幅電圧ＶＣＣよりスレッショルド電圧ＶＴＮ以上高
ければ、このＮチャネルＭＯＳトランジスタＴＮのスレ
ッショルド電圧ＶＴＮの影響を受けて伝達信号の振幅が
減衰することなくスイッチ回路により伝達され、更に、
トランジスタＴＮのオン抵抗を減少することができ、良
好な信号伝達特性を得ることができる。[Means for achieving the object] The present invention includes a plurality of logic UgJ paths and a plurality of switch circuits in which conduction between two electrodes, a first electrode and a second electrode, is programmable, In a semiconductor integrated circuit capable of realizing a desired logic circuit by selectively connecting the plurality of logic circuits via the plurality of switch circuits made conductive by a program, the switch circuit has programmed contents. and an N-channel MOS transistor whose source and drain are connected to the first and second electrodes, respectively, and whose gate is not supplied with the conduction control signal, The above object is achieved because the amplitude voltage of the conduction control signal is higher than the amplitude voltage of the transmission signal applied to the first or second electrode. [Function] FIG. 6 is a diagram for explaining the switching action of the N-channel MOS transistor. In FIG. 6, TN is a switching N-channel MOS transistor. Let the gate voltage, source voltage, and drain voltage of this N-channel MOS transistor TN be Vc, Vs, and vO, respectively, and let the gate voltage VG be when the power supply voltage VCC is applied to this drain (that is, Vo=Vcc), then the N-channel MOS transistor The ON condition between the TN train D and the source S is as follows. VC>VS +VT N - (1) Here, VT
N is the threshold voltage of the N-channel MOS transistor TH. Therefore, in order for the voltage VCC applied to the drain to appear at the source without being affected by VTN, it is necessary to
Assuming s=Vc c, the following equation needs to hold true. V □ > V c c + V T N −<
2) As is clear from the above explanation, N channel M
In order to use the OS transistor TN as a switch that transmits the amplitude voltage of a signal without attenuating it, the amplitude voltage V□ of the signal applied to its gate needs to satisfy equation (2). In this way, the N-channel MOS transistor TN switches between on and off states depending on the signal applied to its gate, but in the on state, the amplitude voltage VG of the conduction control signal satisfies equation (2). If not, the threshold voltage VTN becomes apparent and the amplitude of the transmission signal decreases.In this case, the amplitude voltage VTN of the transmission signal decreases.
s is given by the following formula. Vs'-Vc VTN ・=(3) However, (1)
, (2) and (3), the substrate effect is ignored. The present invention focuses on the switching action of such an N-channel MOS transistor.
The amplitude voltage vG of the conduction control signal that controls the conduction of the OS transistor TN is controlled by this switching N-channel MOS.
The amplitude voltage VCC is set higher than the amplitude voltage VCC of the transmission signal transmitted via the transistor TN. Therefore, as derived from equation (2), if the amplitude voltage VC of the conduction control signal is higher than the amplitude voltage VCC of the transmission signal by more than the threshold voltage VTN, it is affected by the threshold voltage VTN of this N-channel MOS transistor TN. The amplitude of the transmission signal is transmitted by the switch circuit without attenuation, and further,
The on-resistance of the transistor TN can be reduced, and good signal transmission characteristics can be obtained.
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明が適用された記憶要素とスイッチング
要素とから構成されたスイッチ回路を示す線図である。
この第１図において、記憶要素１０は、ＮチャネルＭＯ
Ｓ）ランジスタＴＮＩＯ〜ＴＮ１２とＰチャネルＭＯＳ
トランジスタＴＰ１１、ＴＰ１２より構成されており、
これらは、それぞれ、第４図の同符号のトランジスタと
同一のものであり、同一の機能に用いられている。又、
この第１図におけるＮチャネルＭＯＳ）ランジスタＴＮ
は、第４図の従来のスイッチング用ＮチャネルＭＯＳト
ランジスタＴＮと同一のものである。
しかしながら、この第１図における本発明の実施例にお
いては、記憶要素１０への供給電源電圧がＶＣＣではな
く、このＶＣＣよりも高い電圧ＶＨである。そして、Ｎ
チャネルＭＯＳ）ランジスタＴＮのゲートＧの振幅電圧
Ｖｏは記憶要素１０に供給される電源電圧に等しく、ゲ
ートＧの振幅電圧Ｖ□は電圧ｖＨとなる。従って、Ｎチ
ャネルＭＯＳトランジスタＴＨのゲートＧに与えられる
電圧を従来のゲートＧの振幅電圧よりも高くすることが
できる。
この電圧ｖＨは、以下に説明する電源電圧昇圧回路又は
外部の電源から供給される。
第２図は、前述の第１図に示される実施例に用いられる
電源電圧昇圧回路を示す線図である。
この電源電圧昇圧回路は、発振器１２と、コンデンサＣ
と、ダイオードトランジスタとして用いられているＮチ
ャネルＭＯＳトランジスタＴＮ１とＴＮ２とによる、い
わゆるチャージポンプ回路、及び電圧クランプダイオー
ドとして用いられているトランジスタＴＮ３、ＴＮ４と
によりか構成されている。
発振器１２としては半導体集積回路内部に他の目的のた
めの発振器があればこれを利用してもよい。
まず最初に、電圧クランプタイオードトランジスタＴＮ
３、ＴＮ４の効果を考慮しない場合を説明する。この電
源電圧昇圧回路において、発振器１２からは、電圧ＶＣ
Ｃと電圧ゼロとの間を、所定の周波数ｆで発振している
発振信号が出力されている。この発振器１２の出力とし
て電圧ゼロがコンデンサＣの一方の電ｉｂに与えられる
と、トランジスタＴＮＩを介して、コンデンサＣが充電
され、コンデンサＣの他方のｔ極ａの電圧がＶｃＣＶＴ
Ｎまで上昇する。
この後、発振器１２の出力が電圧ＶＣＣとなると、ａ点
における電圧はコンデンサＣの両端に発生している電圧
Ｖｃｃ−ｖＴＮと発振器１２からの出力電圧Ｖｃｃとの
和、即ち、２ＶＣＣＶＴＮの電圧となる。この電圧はダ
イオードとして機能しているＮチャネルＭＯＳトランジ
スタＴＮ２のドレインに与えられる。
そして、出力端Ｐの電圧ｖｐが（２ＶｃｃＶＴＮ）
ＶＴＮより低い場合には、その電位差によりコンデンサ
Ｃに蓄えられた電荷の一部が出力端Ｐに放出され、電圧
ＶＰが上昇する。このコンデンサＣの電荷の放出は、ｖ
ｐが（２Ｖｃｃ ＶＴＮ） ＶＴＮに達するまで繰
返し行われる。
次に、クランプダイオードトランジスタＴＮ３、ＴＮ４
の効果を考慮すると、２つのＮチャネルＭＯＳトランジ
スタＴＮ３とＴＮ４とは、上述したコンデンサＣからの
電荷放出の結果、出力ＰＩＷの電圧ｖＰが（Ｖ ＣＣ＋
２ ｘ Ｖ Ｔ Ｎ ） ｃｌ）電圧よりも高くなる
とオン状態となる。従って、出力Ｐの電圧Ｖｐは電圧Ｖ
ＣＣ＋２ＶＴＨにクランプされ、電圧Ｖｐとして、前述
の（２）式の条件を満たした（ＶＣＣ＋２ＸＶＴＮ）の
電圧を得ることができる。
これら２つのＮチャネルＭＯＳ）ランジスタＴＮ３とＴ
Ｎ４とによるクランプ作用により、電源電圧が適正値に
保たれ、半導体集積回路の破壊をも防ぐことができる。
ここで、例えばＶｃｃ＝５Ｖ、ＶＴＮ＝ＩＶの場合を考
えると、チャージポンプにより、ｖＰとして得ることの
できる最大電圧は（２Ｖｃｃ ＶＴＮ） ＶＴＮ＝
８Ｖであるが、クランプ電圧はＶＣＣ十２ＶＴＮ＝７Ｖ
であるため、チャージポンプから出力端Ｐに放出された
電荷の一部は、ＶＰが７ｖを超えると、トランジスタＴ
Ｎ３、ＴＮ４を介して電源ＶＣＣに放出される。この結
果、ｖＰは昇圧された一定の電圧７Ｖに保たれる。
第３図は、前述の第１図の本発明の実施例に前述の第２
図の電源電圧昇圧回路を用いるときに用いる電源電圧切
替回路の回路図である。
この第３図に示される電源電圧切替回路は、電源電圧選
択信号Ｓの入力に従って、記憶要素１０に供給される電
源電圧ＶＨとして電圧ｖＰ又は電圧ＶＣＣのいずれか一
方を選択するものである。
このように前述の第１図の記憶要素１０に供給される電
源電圧ｖＨの電圧を切替えるのは、この記憶要素１０の
データ書込み時において、電源電圧ｖＨを電圧ＶＣＣに
降下させて、データの書込みを安定的に行うためである
。
この第３図において、ＰチャネルＭＯＳ）ランジスタＴ
Ｐ５とＮチャネルＭＯＳトランジスタＴＮ７とによりイ
ンバータが構成されており、２つのＰチャネルＭＯＳ）
ランジスタＴＰＩとＴＰ２とにより電源電圧ｖＰと電源
電圧ＶＣＣとを切替えるスイッチ回路が構成されており
、又、２つのＰチャネルＭＯＳトランジスタＴＰ３、Ｔ
Ｐ４と２つのＮチャネルＭＯＳトランジスタＴＮ５、Ｔ
Ｎ６とにより前記スイッチ回路をドライブするための２
つのドライバ（インバータ）が構成されている。これら
２つのドライバのうちの一方のドライバには、Ｐチャネ
ルＭＯＳトランジスタＴＰ５とＮチャネルＭＯＳトラン
ジスタＴＮ７とにより構成されているインバータから、
極性の反転された信号が入力されている。従って、これ
ら２つのドライバのオン・オフの極性は互いに異なり、
従ってスイッチ回路を構成する２つのＰチャネルＭＯＳ
トランジスタＴＰＩとＴＰ２とのオン・オフの極性も互
いに異なるものとなる。これにより電源電圧ｖＰとＶＣ
Ｃとを切替えることができる。
例えば、電源電圧選択信号ＳがＨ状態のときには、この
電源電圧切替回路の出力電源電圧Ｖ、は電源電圧ｖＰと
なる。又、この電源電圧選択信号ＳがＬ状態のときには
この電源電圧切替回路の出力電源電圧ｖＨが電源電圧Ｖ
ＣＣとなる。従って、前述の第１図の記憶要素１０にビ
ットデータＤを書込むときには、この電源電圧選択信号
Ｓをし状態とすればよい。
以上説明したように、スイッチング用ＮチャネルＭＯ３
ｈランジスタＴＨのオン状態時において、このＮチャネ
ルＭＯＳトランジスタＴＨのゲート電圧Ｖ□を高くする
ことができ、よって、このスイッチング特性を改善する
ことができる。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a diagram showing a switch circuit composed of a storage element and a switching element to which the present invention is applied. In this FIG. 1, storage element 10 is an N-channel MO
S) Transistors TNIO to TN12 and P channel MOS
Consists of transistors TP11 and TP12,
These transistors are the same as the transistors having the same reference numerals in FIG. 4, and are used for the same function. or,
N-channel MOS) transistor TN in FIG.
is the same as the conventional switching N-channel MOS transistor TN shown in FIG. However, in the embodiment of the invention shown in FIG. 1, the supply voltage to storage element 10 is not VCC, but a voltage VH higher than VCC. And N
The amplitude voltage Vo of the gate G of the transistor TN (channel MOS) is equal to the power supply voltage supplied to the storage element 10, and the amplitude voltage V□ of the gate G becomes the voltage vH. Therefore, the voltage applied to the gate G of the N-channel MOS transistor TH can be made higher than the amplitude voltage of the gate G in the related art. This voltage vH is supplied from a power supply voltage booster circuit described below or an external power supply. FIG. 2 is a diagram showing a power supply voltage booster circuit used in the embodiment shown in FIG. 1 described above. This power supply voltage booster circuit includes an oscillator 12 and a capacitor C.
A so-called charge pump circuit includes N-channel MOS transistors TN1 and TN2 used as diode transistors, and transistors TN3 and TN4 used as voltage clamp diodes. As the oscillator 12, if there is an oscillator for other purposes inside the semiconductor integrated circuit, it may be used. First of all, the voltage clamp diode transistor TN
3. The case where the effect of TN4 is not considered will be explained. In this power supply voltage booster circuit, the oscillator 12 outputs a voltage VC
An oscillation signal oscillating at a predetermined frequency f between C and zero voltage is output. When zero voltage is applied to one terminal ib of the capacitor C as the output of this oscillator 12, the capacitor C is charged via the transistor TNI, and the voltage at the other t pole a of the capacitor C becomes VcCVT.
Rise to N. After this, when the output of the oscillator 12 becomes the voltage VCC, the voltage at point a becomes the sum of the voltage Vcc-vTN generated across the capacitor C and the output voltage Vcc from the oscillator 12, that is, the voltage 2VCCVTN. . This voltage is applied to the drain of N-channel MOS transistor TN2 functioning as a diode. Then, the voltage vp at the output terminal P is (2VccVTN)
When the voltage is lower than VTN, a part of the charge stored in the capacitor C is released to the output terminal P due to the potential difference, and the voltage VP rises. The discharge of charge from this capacitor C is v
This is repeated until p reaches (2Vcc VTN) VTN. Next, clamp diode transistors TN3 and TN4
Considering the effect of the two N-channel MOS transistors TN3 and TN4, the voltage vP of the output PIW becomes (V
When the voltage becomes higher than 2 x V T N ) cl), it becomes an on state. Therefore, the voltage Vp of the output P is the voltage Vp
It is clamped to CC+2VTH, and a voltage of (VCC+2XVTN) that satisfies the condition of the above-mentioned equation (2) can be obtained as the voltage Vp. These two N-channel MOS) transistors TN3 and T
Due to the clamping effect of N4, the power supply voltage is maintained at an appropriate value, and damage to the semiconductor integrated circuit can also be prevented. For example, if we consider the case of Vcc=5V and VTN=IV, the maximum voltage that can be obtained as vP by the charge pump is (2Vcc VTN) VTN=
8V, but the clamp voltage is VCC + 2VTN = 7V
Therefore, part of the charge released from the charge pump to the output terminal P is transferred to the transistor T when VP exceeds 7V.
It is released to the power supply VCC via N3 and TN4. As a result, vP is maintained at a constant boosted voltage of 7V. FIG. 3 shows the above-described second embodiment of the present invention in FIG. 1 described above.
FIG. 2 is a circuit diagram of a power supply voltage switching circuit used when using the power supply voltage boosting circuit shown in the figure. The power supply voltage switching circuit shown in FIG. 3 selects either the voltage vP or the voltage VCC as the power supply voltage VH supplied to the storage element 10 in accordance with the input of the power supply voltage selection signal S. The reason for switching the voltage of the power supply voltage vH supplied to the memory element 10 of FIG. This is to ensure stable performance. In this FIG. 3, a P-channel MOS) transistor T
An inverter is configured by P5 and an N-channel MOS transistor TN7 (two P-channel MOS transistors)
A switch circuit for switching between power supply voltage vP and power supply voltage VCC is configured by transistors TPI and TP2, and two P-channel MOS transistors TP3 and T
P4 and two N-channel MOS transistors TN5, T
2 for driving the switch circuit by N6.
It consists of two drivers (inverters). One of these two drivers includes an inverter constituted by a P-channel MOS transistor TP5 and an N-channel MOS transistor TN7.
A signal with inverted polarity is input. Therefore, the on/off polarities of these two drivers are different from each other.
Therefore, two P-channel MOSs constitute a switch circuit.
The on/off polarities of the transistors TPI and TP2 are also different from each other. As a result, the power supply voltage vP and VC
It is possible to switch between C and C. For example, when the power supply voltage selection signal S is in the H state, the output power supply voltage V of this power supply voltage switching circuit becomes the power supply voltage vP. Further, when this power supply voltage selection signal S is in the L state, the output power supply voltage vH of this power supply voltage switching circuit is equal to the power supply voltage V.
Becomes CC. Therefore, when writing the bit data D into the storage element 10 of FIG. 1 described above, it is sufficient to set the power supply voltage selection signal S to the positive state. As explained above, switching N-channel MO3
When the h-transistor TH is in the on state, the gate voltage V□ of the N-channel MOS transistor TH can be increased, and the switching characteristics can therefore be improved.
以上説明した通り、本発明によれば、スイッチングに用
いられるＮチャネルＭＯＳ）ランジスタのスレッショル
ド電圧ＶＴＮに起因する伝達信号の振幅の減衰をなくす
ことができる。従って、例えばこのスイッチング用Ｎチ
ャネルＭＯＳトランジスタを介して次段のＣＭＯＳゲー
トにＨ状態が入力される場合には、このＣＭＯＳゲート
を構成するＰチャネルトランジスタをより完全にオフ状
態にし消費電力を低減すると共に、前記スイッチング用
ＮチャネルＭＯＳトランジスタのオン抵抗の減少により
信号伝達遅延特性をも改善することができるという優れ
た効果を得ることができる。As described above, according to the present invention, it is possible to eliminate the attenuation of the amplitude of the transmission signal caused by the threshold voltage VTN of the N-channel MOS transistor used for switching. Therefore, for example, when an H state is input to the next stage CMOS gate via this switching N-channel MOS transistor, the P-channel transistor constituting this CMOS gate is more completely turned off to reduce power consumption. At the same time, an excellent effect can be obtained in that signal transmission delay characteristics can also be improved by reducing the on-resistance of the switching N-channel MOS transistor.
第１図は、本発明が連用されたスイッチａ路の実施例を
示す回路図、
第２図は、前記実施例に用いられる電源電圧昇圧回路を
示す回路図、
第３図は、前記実施例に前記電源電圧昇圧回路を用いる
場合に用いる電源電圧切替回路を示す回路図、
第４図は、従来のスイッチ回路の一例を示す回路図、
第５図は、従来のスイッチング要素の他の例を示す回路
図、
第６図は、本発明の詳細な説明するためのＮチャネルＭ
ＯＳトランジスタのスイッチング作用を説明するための
線図である。
ＴＮ・・・スイッチング用ＮチャネルＭＯＳトランジス
タ、
ＴＰ・・・スイッチング用ＰチャネルＭＯＳトランジス
タ、
ＴＮＩ〜ＴＮ７、ＴＮＩＯ〜ＴＮ１２
・・・ＮチャネルＭＯＳトランジスタ、ＴＰＩ〜ＴＰ５
、ＴＰＩＩ、ＴＰ１２
・・・ＰチャネルＭＯ５）＝ランジスタ、Ｇ・・・ＭＯ
Ｓトランジスタのゲート入力、ＶＣＣ・・・電源電圧、
ＶＨ・・・昇圧された電Ｒｔ圧、
ＶＴＮ・・・ＮチャネルＭＯＳトランジスタのスレッシ
ョルド電圧、
Ｗ・・・書込要求信号、
Ｄ・・・書込ビットデータ、
１０・・・記憶要素。FIG. 1 is a circuit diagram showing an embodiment of a switch a-path to which the present invention is applied; FIG. 2 is a circuit diagram showing a power supply voltage booster circuit used in the embodiment; FIG. 3 is a circuit diagram showing the embodiment FIG. 4 is a circuit diagram showing an example of a conventional switch circuit, and FIG. 5 is a circuit diagram showing another example of a conventional switching element. The circuit diagram shown in FIG. 6 is an N-channel M
FIG. 3 is a diagram for explaining the switching action of an OS transistor. TN...N-channel MOS transistor for switching, TP...P-channel MOS transistor for switching, TNI~TN7, TNIO~TN12...N channel MOS transistor, TPI~TP5
, TPII, TP12...P channel MO5) = transistor, G...MO
S transistor gate input, VCC: power supply voltage, VH: boosted voltage Rt voltage, VTN: threshold voltage of N channel MOS transistor, W: write request signal, D: write Including bit data, 10...Storage element.
Claims (1)
２つの電極間の導通がプログラム可能な複数のスイッチ
回路とを有し、プログラムによって導通された前記複数
のスイッチ回路を介して前記複数の論理回路を選択的に
接続することによって所望する論理回路を実現すること
ができる半導体集積回路において、 前記スイッチ回路は、プログラムされた内容に基づいて
導通制御信号を出力する記憶要素と、ソース及びドレイ
ンがそれぞれ前記第１及び第２の電極に接続され、ゲー
トに前記導通制御信号が与えられたＮチャネルＭＯＳト
ランジスタとを有し、前記導通制御信号の振幅電圧は前
記第１又は第２の電極に与えられる伝達信号の振幅電圧
よりも高いことを特徴とする半導体集積回路。(1) It has a plurality of logic circuits and a plurality of switch circuits in which conduction between two electrodes, a first electrode and a second electrode, is programmable, and the plurality of switch circuits are made conductive by a program. In a semiconductor integrated circuit capable of realizing a desired logic circuit by selectively connecting the plurality of logic circuits through a semiconductor integrated circuit, the switch circuit is a storage element that outputs a conduction control signal based on programmed contents. and an N-channel MOS transistor whose source and drain are connected to the first and second electrodes, respectively, and whose gate is supplied with the conduction control signal, and the amplitude voltage of the conduction control signal is equal to or less than the first or second electrode. A semiconductor integrated circuit characterized in that the amplitude voltage is higher than the amplitude voltage of a transmission signal applied to a second electrode.
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1990
- 1990-06-08 JP JP2150681A patent/JP2987172B2/en not_active Expired - Fee Related
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