JPH0442619A - Ｄａコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、ＤＡコンバータ、特に、ＤＡコンバータに使
用される重み付け回路に関し、必要な面積の増加を抑制
しつつ、微分直線性を向上させることができるＤＡコン
バータを提供することを目的とし、 ｎビットのデジタル信号に対応する電流値にょってアナ
ログ信号を出力するＤＡコンバータであって、ｎ個の電
流源トランジスタセルを含み、該ｎｉｌ電流源トランジ
スタセルのうち第ｍ番目（１≦ｍ≦ｎ）のトランジスタ
セルから出力される電流値が、最下位ビットを形成する
トランジス夕から出力される電流値に対して２　　倍で
示される重み付け回路を有し、前記電流源トランジスタ
セルのそれぞれは２　　個の同一サイズのトランジスタ
で形成され、第ｍ番目のトランジスタセルには、２　　
個のトランジスタが直列に接続されて構成される。

〔産業上の利用分野〕

本発明は、ＤＡコンバータ、特に、ＤＡコンバータに使
用される重み付け回路に関するものである。

近年、テレビ、ＶＴＲ等に使用される高速ＤＡコンバー
タにおいて、多ビット化、高精度化が要求されている。

ＤＡコンバータにおいては、重み付け回路が使用されて
おり、該重み付け回路は、異なる電流値の複数の電流源
トランジスタセルを含む。そして、多ビット化すると、
該電流源トランジスタセル間の誤差が大きくなり、微分
直線性が悪化する。

そこで、電流源トランジスタセルを高精度化することに
より、電流源トランジスタセル間の誤差を減少させ、こ
の結果、微分直線性を向上させることが望まれている。

〔従来の技術〕

第４図には、従来の重み付け回路が示されている。

第４図において、重み付け回路は、４ビツトであり、４
個の電流源トランジスタセルＴ１〜Ｔ４を含む。ここで
、セルＴＩ−Ｔ４のサイズＷ１〜Ｗ４の比は、１：２：
４：８であり、この結果、セル’ｒ　　−７４からの電
流値の比は、１：２：４：８である。

次に、第５図には、上述したような従来の重み付け回路
を使用したＤＡコンバータが示されている。

第５図において、ＤＡコンバータは、８ビツトタイプで
あり、このため、重み付け回路１０は、８個の電流源ト
ランジスタセルＴｌ〜Ｔ８を含む。

ここで、セルＴ　−Ｔ８のサイズＷｌ−Ｗ８の比は、１
：２：４：８：１６：３２：６４：１２８であり、この
結果、セルＴＩ−Ｔ８ の比は、１：２：４：８：１６： １２８である。なお、符号１２は、 を示し、符号１４は、負荷を示し、 電源電圧を示す。

からの電流値 ３２：６４： バイアス回路 符号ｖｄは、 （Ｄ　　ＳＤ）、（Ｄ、Ｄ）は、入力信号であるデジタ
ル信号（これは８ビツトである）の各入力端子を示す。

例えば、デジタル信号のうち第ｌビット、第２ビツトが
ｒＨＪレベルであり、他の第３ビツト〜第８ビツトがｒ
ＬＪレベルである場合には、入力端子Ｄ　　ＳＤ２がｒ
ＨＪレベルであり、入力端子Ｄ３〜Ｄ８がｒＨＪレベル
であるので、電流源トランジスタセルＴ　　ＳＴ　　か
らの電流値の和が負荷１４に供給される。このようにし
て、８ビツトの入力デジタル信号がアナログ信号に変換
される。

〔発明が解決しようとする課−題〕

上記のような重み付け回路において、高ビツト化すると
、電流源トランジスタセル間の誤差が大きくなり、微分
直線性が悪化する。ここで、微分直線性とは、各ビット
の平均電流に対する誤差をいう。

また、従来、第６図に示されるように、セグメント回路
を使用したＤＡコンバータがある。

第６図において、符号１６は、セグメント回路を示し、
８ビツトタイプの場合、セグメント回路一 １６は、２５５（＝２　　１）個の同一特性（同一の電
流値を出力する）の電流源トランジスタ（Ｄ　　ＳＤ）
、（Ｄ　　ＳＤ）は、トランジスＦＥ　　　　　ＦＥ　
　　　　　　　ＦＦ　　　　　ＦＦタセルＩ、！、、、
〜　Ｉ　　、Ｉ　　に対応する入Ｉ　　　　　　　　　
　　　　　ＦＥ　　　　　ＦＦ刃端子を示す。例えば、
８ビツトの入力デジタル信号のうち第２ビツトがｒＨＪ
レベルであり、他のビットがｒＬＪレベルである場合に
は、デコードされた値がｒ２Ｊであるので、２ｎ−１個
の入力端子る。この結果、トランジスタセルＩ　　、Ｉ
　　からの電流値の和が負荷１４に供給される。このよ
うにして、８ビツトの入力デジタル信号がアナログ信号
に変換される。

上記のようなセグメント回路においては、同一の電流値
を出力する複数の電流源トランジスタセルを使用してい
るので、高ビツト化した場合であっても、トランジスタ
セル間の誤差が小さい。従って、微分直線性が向上し、
高精度化が達成される。

しかしながら、セグメント回路においては、高ビツト化
に伴い、多数の電流源トランジスタセルが必要になり、
例えば、８ビツトの場合には、２５５（２１）個のトラ
ンジスタセルが必要になる。この結果、セグメント回路
の面積が大きくなるという問題がある。

以上のように、ＤＡコンバータにおいて、重み付け回路
を使用した場合には、高ビツト化に伴い、微分直線性が
悪化し、一方、セグメント回路を使用した場合には、高
ビツト化に伴い、該セグメント回路の面積が増加すると
いう問題がある。

本発明の目的は、必要な面積の増加を抑制しつつ、微分
直線性を向上させることができるＤＡコンバータを提供
することにある。

〔課題を解決するための手段〕

第１図には、請求項１記載の発明に係るＤＡコンバータ
が示されている。第１図において、重み付け回路は、例
えば、４ビツトであり、４個の電流源トランジスタセル
Ｔ１〜Ｔ４を含む。各セ４−１　　　　゛ ルＴは、８（＝２　　）個の同一サイズのトランジスタ
ｔ　　１〜ｔ　ｓを備えている。そして、ｍ番目（１≦
ｍ≦４）のトランジスタセルＴ　は、８個のトランジス
タｔ　〜ｔ　のうち２　　個のトランジスタのみを使用
している。例えば、３番目のトランジスタセルＴ　は、
４（＝２　　　）個のトランジスタ１　−１４のみを使
用している。

なお、第１図において、使用されないトランジスタｔ１
すなわち、トランジスタセルＴｌのトランジスタｔ　　
１〜ｔ　　ｓＦトランジスタセル２のトランジスタ１−
１．）ランジスタセルＴ３のトランジスター　　−１８
は、他の用途のために、例えば、他の重み付け回路の電
流源トランジスタセルのために、使用されてもよい。

また、請求項２記載の発明は、ｎビットのディジタル信
号に対応する電流値によってアナログ信号を出力するＤ
Ａコンバータにおいて、前記ｎビットのうちの上位！ビ
ットをセグメント回路で構成し、下位ｎ−ｌビットを重
み付け回路で構成し、前記セグメント回路および重み付
け回路の各電流源トランジスタセルのサイズを同一とし
たものである。

〔作用〕 第１図において、請求項１記載の発明によれば、電流源
トランジスタセルＴ１〜Ｔ４は、それぞれ、同一サイズ
のトランジスタｔを１個、２ｎ−１個、４個、８個含む
ので、該トランジスタセルＴｌ−Ｔ４からの電流値の比
は、１：２：４・８である。そして、トランジスタｔ　
　”１〜ｔ　ｓは、同一サイズであるので、トランジス
タセルＴ　ｔ　””　７４間の誤差は小さくなり、微分
直線性が向上する。

また、請求項２記載の発明によれば、重み付け回路また
は重み付け回路とセグメント回路を併用することによっ
て、セグメント回路のみを使用する場合と比較して、必
要な面積の増加が抑制される。

〔実施例〕

箪２図には、本発明の第１実施例による重み付け回路を
使用したＤＡコンバータが示されている。

第２図において、ＤＡコンバータは、３ビツトタイプで
あり、このため、重み付け回路１０は、３ＩＩの電流源
トランジスタセルＴ　〜Ｔ３を含む。

ここで、各セルＴは、４個の同一サイズのトランジスタ
ｔ　〜ｔ４を備えている。そして、セルＴ　は、１個の
トランジスタｔ１のみを使用し、他のトランジスタｔ　
　”””ｔ４を接続していない。

また、セルＴ　は、２ｎ−１個のトランジスタｔ１、ｔ
２のみを使用し、他のトランジスタｔ３、ｔ４を接続し
ていない。また、セルＴ３は、４個の全てのトランジス
タｔ１〜ｔ４を使用している。この結果、セルＴ　１Ｔ
２、Ｔ３からの電流値の比は、１：２：４である。

そして、トランジスタｔ　　””　ｔ　＜は、同一サイ
ズであるので、トランジスタセルＴ　　ＳＴ　　。

１３間の誤差が小さく、微分直線性が向上している。

（Ｄ、Ｄ）は、３ビツトの入力デジタル信号の各入力端
子を示し、例えば、デジタル信号のうち第ｌビット、第
２ビツトがｒＨＪレベルであり、第３ビツトがｒＬＪレ
ベルである場合には、入力端子Ｄ　　、Ｄ　　がｒＨＪ
レベルであり、入力端子Ｄ２がｒＨＪレベルであるので
、電流源トランジスタセルＴ　　、Ｔ　　からの電流値
の和が負荷１４に供給される。このようにして、３ビツ
トの入力デジタル信号がアナログ信号に変換される。

また、バイアス回路１２とのカレントミラーの精度を向
上させるために、バイアス回路１２内のトランジスタセ
ルＴｂを前記トランジスタセルＴ　　、Ｔ　　、Ｔ　　
と同様に（同一サイズの複数のトランジスタで）構成し
てもよい。

また、入力端子Ｄ　　、Ｄ　　ＳＤ　　、Ｄ　　、Ｄ２
．Ｄ　に接続されたトランジスタセルＴ　　−７９は、
実施例では単独で示されているが、トランジスタセルＴ
　　、Ｔ　　、Ｔ　　、及び、トランジスタセルＴ　　
ＳＴ　　、Ｔ　　を前記トランジスタセルＴ１．Ｔ２、
Ｔ３と同様に（同一サイズの複数のトランジスタで）構
成してもよい。

次に、第３図には、本発明の第２実施例による重み付け
回路を使用したＤＡコンバータが示されている。

第３図において、ＤＡコンバータは６ビツトタイブであ
り、重み付け回路１０及びセグメント回路１６を含む。

ここで、重み付け回路１０は、６ビツトのうち下位２ビ
ツトを担当し、セグメント回路１６は、６ビツトのうち
上位４ビツトを担当する。

重み付け回路１０は、２ｎ−１個の電流源トランジスタ
セルＴ、Ｔ、、を含み、各セルＴは、４個の同一サイズ
のトランジスタｔ　ｌ”’１〜ｔ　４を備えている。

そして、セルＴ　は、１個のトランジスタｔｌのみを使
用し、他のトランジスタｔ２〜ｔ４を接続していない。

また、セルＴ２は、２ｎ−１個のトランジスター　　Ｓ
１２のみを使用し、他のトランジスタｔ３、ｔ４を接続
していない。以上の構成により、セルＴ１は、下位２ビ
ツトのうち第ｌビットを担当し、セルＴ２は、下位２ビ
ツトのうち第２ビツトを担当する。

セグメント回路１６は、４ビツトであるので、１５（＝
２　　１）個の同一特性（同一の電流値を出力する）の
電流源トランジスタセル１１、■　〜■　、■　を含む
。各電流源トランジスタセルＩは、４個の同一サイズの
トランジスタｔ１〜ｔ　を備え、４個の全てのトランジ
スタｔ１〜ｔ４を使用している。

そして、セグメント回路１６内の電流源トランジスタセ
ルＩのトランジスタｔ１〜ｔ４は、重み付け回路１０内
の電流源トランジスタセルＴのトランジスタｔ１〜ｔ４
と同一サイズであるので、上位４ビツトと下位２ビツト
との間の誤差が小さくなり、微分直線性が向上する。

なお、第１実施例と同様に、バイアス回路１２内のトラ
ンジスタセルＴｂをトランジスタセルＴ　　、Ｔ　　、
トランジスタセル■と同様に（同一サイズの複数のトラ
ンジスタで）構成してもよい。

また、第２実施例においては、セグメント回路１６が上
位４ビツトを担当し、重み付け回路１０が下位２ビツト
を担当しており、セグメント回路１６の担当するビット
数が少ない（４ビツト）ので、セグメント回路１６内の
電流源トランジスタセル■の個数は少ない。それゆえ、
セグメント回路１６に必要な面積が大幅に増加すること
がない。

また、第３図の第２実施例を一般的な形式で述べると、
次のようになる。

ｎビットのＤＡコンバータにおいて、ｎビットを上位！
ビット、下位ｎ−ｌビットに分割する。

下位ｎ−ｌビットは、重み付け方式により処理され、上
位ｉビットは、セグメント方式により処理される。すな
わち、下位ｎ−ｌビットの重み付け方式においては、ｎ
−１個の電流源が使用され、１番目の電流源は、２　　
（１≦ｉ≦ｎ−１）の電流値を有する。ここで、下位ｎ
−ｌビットのｉ番目のビットが「Ｈ」レベルであるかｒ
ＬＪレベルであるかにより、ｉ番目の電流源から電流値
２の電流が出力される。そして、全ての電流源からの電
流値の和が、重み付け方式による出力とされる。

上位！ビットのセグメント方式においては、２＋１−Ａ
’の電流値を有する同一の電流源を２′−１個使用する
。上位ｌビットは、デコードされ、該上位！ビットが示
す個数だけ電流源から電流が出力される。そして、出力
された電流値の和が、セグメント方式による出力とされ
る。

以上のようにして、重み付け方式による下位ｎ−！ビッ
トの出力とセグメント方式による上位！ビットの出力と
の和が、ＤＡコンバータの出力とされる。

なお、重み付け方式における電流源及びセグメント方式
による電流源は、２　　個の同一サイズのトランジスタ
から構成されていてもよい。

この場合に、重み付け方式におけるｉ番目の電流源は、
２　　個の同一サイズのトランジスタのうち２　　（１
≦ｉ≦ｎ−１）個のトランジスタを使用している。また
、セグメント方式における各電流源は、２　　個の同一
サイズのトランジスタを全て使用している。

〔発明の効果〕

以上説明したように、請求項１記載の発明によれば、各
電流源トランジスタセルを同一サイズの複数のトランジ
スタから構成し、複数のトランジスタのうち必要な個数
のトランジスタを使用しているので、電流源トランジス
タセルを高精度化することができる。従って、電流源ト
ランジスタセル間の誤差が小さくなり、微分直線性が向
上する。

また、請求項２記載の発明によれば、重み付け回路とセ
グメント回路を併用しているのでセグメント回路のみを
使用する場合と比較して、必要な面積の増加が抑制され
る。

バークの回路図である。

１０・・・重み付け回路 １２・・・バイアス回路 １４・・・負荷 １６・・・セグメント回路 Ｔ１〜Ｔ４・・・電流源トランジスタセル１　−１８・
・・同一サイズのトランジスタ１１〜■１５・・・電流
源トランジスタセル

【図面の簡単な説明】

第１図は、本発明の原理による重み付け回路の回路図、 策２図は、本発明の第１実施例による重み付け回路を使
用したＤＡコンバータの回路図、第３図は、本発明の第
２実施例による重み付け回路を使用したＤＡコンバータ
の回路図、第４図は、従来の重み付け回路の回路図、第
５図は、従来の重み付け回路を使用したＤＡコンバータ
の回路図、

Claims (1)

1. 【特許請求の範囲】 １、ｎビットのデジタル信号に対応する電流値によって
   アナログ信号を出力するＤＡコンバータであつて、 ｎ個の電流源トランジスタセル（Ｔ＿１〜Ｔ＿ｎ）を含
   み、該ｎ個電流源トランジスタセル（Ｔ＿１〜Ｔ＿ｎ）
   のうち第ｍ番目（１≦ｍ≦ｎ）のトランジスタセル（Ｔ
   ＿ｍ）から出力される電流値が、最下位ビットを形成す
   るトランジスタから出力される電流値に対して２＾ｍ＾
   −＾１倍で示される重み付け回路を有し、 前記電流源トランジスタセル（Ｔ＿１〜Ｔ＿ｎ）のそれ
   ぞれは２＾ｎ＾−＾１個の同一サイズのトランジスタ（
   ｔ＿１〜ｔ＿２ｎ−１）で形成され、第ｍ番目のトラン
   ジスタセル（Ｔ＿ｍ）には、２＾ｍ＾−＾１個のトラン
   ジスタ（Ｔ＿１〜ｔ＿２ｎ−１）が直列に接続されて構
   成されてなることを特徴とするＤＡコンバータ。 ２、ｎビットのディジタル信号に対応する電流値によっ
   てアナログ信号を出力するＤＡコンバータにおいて、 前記ｎビットのうちの上位ｌビットをセグメント回路で
   構成し、下位ｎ−ｌビットを重み付け回路で構成し、前
   記セグメント回路および重み付け回路の各電流源トラン
   ジスタセルのサイズを同一としたことを特徴とするＤＡ
   コンバータ。