JPH0442635A - パケット通信方式 - Google Patents
パケット通信方式Info
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- JPH0442635A JPH0442635A JP14850790A JP14850790A JPH0442635A JP H0442635 A JPH0442635 A JP H0442635A JP 14850790 A JP14850790 A JP 14850790A JP 14850790 A JP14850790 A JP 14850790A JP H0442635 A JPH0442635 A JP H0442635A
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- JP
- Japan
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- data
- packet
- lines
- transmission destination
- transmission
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パケット通信方式に関し、
低速データをパケット化するためのデータ蓄積時間の短
縮を図ることを目的とし、 ループ型ローカルエリアネットワークの伝送路上を周回
するパケットデータの各ブロックに複数の宛先のデータ
を収容可能に構成する。
縮を図ることを目的とし、 ループ型ローカルエリアネットワークの伝送路上を周回
するパケットデータの各ブロックに複数の宛先のデータ
を収容可能に構成する。
本発明は、回線データをパケット化して伝送し、対向装
置で再び回線データに戻す通信を行うパケット通信方式
に関する。
置で再び回線データに戻す通信を行うパケット通信方式
に関する。
第８図は本発明の産業上の利用分野としてのループ型ロ
ーカルエリアネットワークの基本構成を示すブロック図
である。同図において、マスタノード８１とスレーブノ
ード８２〜８４がループ状に相互接続されている。各ス
レーブノードには複数の回線端末が接続されている。図
においては、簡単のため１個の回線端末のみが各スレー
ブノードに接続されて示されているが、実際には複数の
回線端末が各スレーブノードに接続され得る。マスター
ノード８１はループ監視ノードとも称され、スレーブノ
ードは端末インフッエースノードとも称される。
ーカルエリアネットワークの基本構成を示すブロック図
である。同図において、マスタノード８１とスレーブノ
ード８２〜８４がループ状に相互接続されている。各ス
レーブノードには複数の回線端末が接続されている。図
においては、簡単のため１個の回線端末のみが各スレー
ブノードに接続されて示されているが、実際には複数の
回線端末が各スレーブノードに接続され得る。マスター
ノード８１はループ監視ノードとも称され、スレーブノ
ードは端末インフッエースノードとも称される。
本発明は各スレーブノードにおけるパケット送信処理及
びパ、ケラト受信処理の改良に関する。
びパ、ケラト受信処理の改良に関する。
このようなループ型ローカルエリアネットワークにおい
て、特に、９．６ Ｋｂｐｓや６４ Ｋｂｐｓ等の低速
の回線端末からのデータをパケット化するためのバッフ
ァリング時間が長すぎるため、〜効率良くパケット化す
る必要がある。
て、特に、９．６ Ｋｂｐｓや６４ Ｋｂｐｓ等の低速
の回線端末からのデータをパケット化するためのバッフ
ァリング時間が長すぎるため、〜効率良くパケット化す
る必要がある。
〔従来の技術］
第９図は従来のパケットフォーマットを示す図である。
図において、１パケツトはコントロール領域ＣＴＬと、
宛先アドレス領域ＤＡと、必要に応じて設けられる送信
元アドレス領域ＳＡと、１回線分のデータを転送するパ
ケットデータ領域ＤＡＴＡと、パケットデータ管理領域
ＣＨＫとからなっている。コントロール領域ＣＴＬは、
パケットデータ領域ＤＡＴＡ内のデータが有効が無効が
を示すフラグビットＵＳＤを含んでいる。
宛先アドレス領域ＤＡと、必要に応じて設けられる送信
元アドレス領域ＳＡと、１回線分のデータを転送するパ
ケットデータ領域ＤＡＴＡと、パケットデータ管理領域
ＣＨＫとからなっている。コントロール領域ＣＴＬは、
パケットデータ領域ＤＡＴＡ内のデータが有効が無効が
を示すフラグビットＵＳＤを含んでいる。
回示の如く、従来は１回線につき１パケツト分のデータ
をバッファリングし、パケット化する必要があった。
をバッファリングし、パケット化する必要があった。
上述の如く、従来は、１回線にっき１パケツト分のデー
タをバッファリングする必要があるため、パケット化す
るためのデータ蓄積時間が長いという問題が生じていた
。
タをバッファリングする必要があるため、パケット化す
るためのデータ蓄積時間が長いという問題が生じていた
。
本発明の目的は、低速データをパケット化するためのデ
ータ蓄積時間の短縮を図ることにある。
ータ蓄積時間の短縮を図ることにある。
〔課題を解決するための手段］
第１図は本発明の原理説明図である。同図において、本
発明によりループ型ローカルエリアネットワークの伝送
路上を周回するパケットデータの各ブロックは、複数の
宛先のデータを収容可能になっている。
発明によりループ型ローカルエリアネットワークの伝送
路上を周回するパケットデータの各ブロックは、複数の
宛先のデータを収容可能になっている。
本発明の一態様においては、パケットデータの各ブロッ
クに、送信宛先が複数回線であることを示すフラグビッ
トと、この複数回線の送信宛先のアドレスと、この複数
回線の送信宛先に送信するデータとが含まれている。
クに、送信宛先が複数回線であることを示すフラグビッ
トと、この複数回線の送信宛先のアドレスと、この複数
回線の送信宛先に送信するデータとが含まれている。
本発明の他の態様においては、ループ型ローカルエリア
ネットワークの伝送路上を周回するパケットデータの各
ブロックに、送信宛先が２回線であることを示すフラグ
ビットと、２回線の送信宛先のアドレスと、２回線の送
信宛先に送信するデータとが含まれている。
ネットワークの伝送路上を周回するパケットデータの各
ブロックに、送信宛先が２回線であることを示すフラグ
ビットと、２回線の送信宛先のアドレスと、２回線の送
信宛先に送信するデータとが含まれている。
本発明の更に他の態様においては、複数のノードを相互
接続するループ型ローカルエリアネットワークにおいて
、ノードの各々は複数の回線を収容するものであり、伝
送路上を周回するパケットデータの各ブロックに、送信
宛先が複数回線であることを示すフラグビットと、複数
回線の送信宛先のアドレスと、複数回線の送信宛先に送
信するデータとを含ませ、送信宛先が複数回線であるこ
とを示すフラグビットの有無を検出するフラグビット検
出部、受信パケットに含まれる送信先アドレスと自ノー
ドアドレスとを比較する自ノードアドレス比較部、及び
フラグビットが検出され且つ自ノードアドレスが検出さ
れたときに受信データセレクト信号を生成する受信デー
タセレクト信号生成部を具備し、受信データセレクト信
号に応じて対応する送信宛先のデータを受信するように
なっている。
接続するループ型ローカルエリアネットワークにおいて
、ノードの各々は複数の回線を収容するものであり、伝
送路上を周回するパケットデータの各ブロックに、送信
宛先が複数回線であることを示すフラグビットと、複数
回線の送信宛先のアドレスと、複数回線の送信宛先に送
信するデータとを含ませ、送信宛先が複数回線であるこ
とを示すフラグビットの有無を検出するフラグビット検
出部、受信パケットに含まれる送信先アドレスと自ノー
ドアドレスとを比較する自ノードアドレス比較部、及び
フラグビットが検出され且つ自ノードアドレスが検出さ
れたときに受信データセレクト信号を生成する受信デー
タセレクト信号生成部を具備し、受信データセレクト信
号に応じて対応する送信宛先のデータを受信するように
なっている。
本発明の更に他の態様においては、複数のノードを相互
接続するループ型ローカルエリアネットワークにおいて
、ノードの各々は複数の回線を収容するものであり、伝
送路上を周回するパケットデータの各ブロックに、送信
宛先が２回線であることを示すフラグビットと、２回線
の送信宛先のアドレスと、２回線の送信宛先に送信する
データとを含ませ、送信宛先が２回線であることを示す
フラグビットの有無を検出するフラグビット検出部、受
信パケットに含まれる送信先アドレスと自ノードアドレ
スとを比較する自ノードアドレス比較部、及び該フラグ
ビットが検出され且っ謹白ノードアドレスが検出された
ときに受信データセレクト信号を生成する受信データセ
レクト信号生成部を具備し、該受信データセレクト信号
に応し７て対応する送信宛先のデータを受信するような
っている。
接続するループ型ローカルエリアネットワークにおいて
、ノードの各々は複数の回線を収容するものであり、伝
送路上を周回するパケットデータの各ブロックに、送信
宛先が２回線であることを示すフラグビットと、２回線
の送信宛先のアドレスと、２回線の送信宛先に送信する
データとを含ませ、送信宛先が２回線であることを示す
フラグビットの有無を検出するフラグビット検出部、受
信パケットに含まれる送信先アドレスと自ノードアドレ
スとを比較する自ノードアドレス比較部、及び該フラグ
ビットが検出され且っ謹白ノードアドレスが検出された
ときに受信データセレクト信号を生成する受信データセ
レクト信号生成部を具備し、該受信データセレクト信号
に応し７て対応する送信宛先のデータを受信するような
っている。
１パケツトに複数の宛先のデータを収容可能にしたので
、１パケツトを作成するのに要するデータ蓄積時間は従
来より大幅に短縮される。
、１パケツトを作成するのに要するデータ蓄積時間は従
来より大幅に短縮される。
［実施例］
第２図は本発明の一実施例によるパケットデータフォー
マットを示す図である。同図において、１パケツトはコ
ントロール領域ＣＴＬと、２回線分の宛先アドレス領域
ＤＡＩ及びＤＡ２と、２回線分のデータを転送するパケ
ットデータ領域ＤＡＴＡＩ及びＤＡＴＡ２と、パケット
データ管理領域ＣＨＫとからなっている。コントロール
領域ＣＴＬは、このパケットが２回線のデータであるこ
とを示すフラグビットＦＬＧと、パケットデータ領域Ｄ
ＡＴＡ１及びＤＡＴＡ２内のデータがそれぞれ有効か無
効かを示すピッ）ＵＳＤｌ及びＵＳＤ２とを含んでいる
。コントロールｆｉＷ 域ＣＴ Ｌ ハ８ビットで構成
され、その内ＦＬＧ、ＵＳＤＩ及びＵＳＤ２の３ビツト
のみを使用し、残り５ビツトは他の用途のために残しで
ある。宛先アドレス領域ＤＡＩ及びＤＡ２には送信宛先
のノードに収容される２回線のアドレスが入る。パケッ
トデータ領域ＤＡＴＡ１及びＤＡＴＡ２は合計で６４バ
イトであるが、１回線当たりその半分の３２バイトを占
めている。このため、１回線からのデータをパケット化
するためのバンファリング時間は従来の半分ですむ。パ
ケットデータ領域ＤＡＴＡ １及びＤＡＴＡ２には必ず
しも２回線分のデータを乗せる必要はなく、１回線分の
データの３２バイトのみを例えばＤＡＴＡｌにのせても
よい。この場合は、フラグビットＦＬＧは２回線のデー
タであることを示す、例えば′°１″になっているが、
データの有効／無効を示すビットＵＳＤ１は有効を示す
“ｌ”となっており、ＵＳＤ２は無効を示す“０″にな
っている。
マットを示す図である。同図において、１パケツトはコ
ントロール領域ＣＴＬと、２回線分の宛先アドレス領域
ＤＡＩ及びＤＡ２と、２回線分のデータを転送するパケ
ットデータ領域ＤＡＴＡＩ及びＤＡＴＡ２と、パケット
データ管理領域ＣＨＫとからなっている。コントロール
領域ＣＴＬは、このパケットが２回線のデータであるこ
とを示すフラグビットＦＬＧと、パケットデータ領域Ｄ
ＡＴＡ１及びＤＡＴＡ２内のデータがそれぞれ有効か無
効かを示すピッ）ＵＳＤｌ及びＵＳＤ２とを含んでいる
。コントロールｆｉＷ 域ＣＴ Ｌ ハ８ビットで構成
され、その内ＦＬＧ、ＵＳＤＩ及びＵＳＤ２の３ビツト
のみを使用し、残り５ビツトは他の用途のために残しで
ある。宛先アドレス領域ＤＡＩ及びＤＡ２には送信宛先
のノードに収容される２回線のアドレスが入る。パケッ
トデータ領域ＤＡＴＡ１及びＤＡＴＡ２は合計で６４バ
イトであるが、１回線当たりその半分の３２バイトを占
めている。このため、１回線からのデータをパケット化
するためのバンファリング時間は従来の半分ですむ。パ
ケットデータ領域ＤＡＴＡ １及びＤＡＴＡ２には必ず
しも２回線分のデータを乗せる必要はなく、１回線分の
データの３２バイトのみを例えばＤＡＴＡｌにのせても
よい。この場合は、フラグビットＦＬＧは２回線のデー
タであることを示す、例えば′°１″になっているが、
データの有効／無効を示すビットＵＳＤ１は有効を示す
“ｌ”となっており、ＵＳＤ２は無効を示す“０″にな
っている。
さらに、宛先アドレス領域を増やし、１回線分のデータ
量を減らすことにより、３回線以上のデータを１パケツ
トにのせることも可能である。
量を減らすことにより、３回線以上のデータを１パケツ
トにのせることも可能である。
第３図は本発明の実施例によるスレーブノードの構成を
示すブロック図である。同図において、マスタノード３
０とスレーブノード３１〜３３がループ状に接続されて
いる。スレーブノードは受信回路３１１、送信回路３１
２、ハンドリング回路３１３、及び高速処理回路３１４
を備えており、スレーブノード３３は受信回路３３１、
送信回路３３２、ハンドリング回路３３３、及び高速処
理回路３３４を備えている。スレーブノード３１の回線
Ａ及び回線Ｂと、スレーブノード３３の回線Ｃ及び回線
りが、それぞれ接続されているとする。
示すブロック図である。同図において、マスタノード３
０とスレーブノード３１〜３３がループ状に接続されて
いる。スレーブノードは受信回路３１１、送信回路３１
２、ハンドリング回路３１３、及び高速処理回路３１４
を備えており、スレーブノード３３は受信回路３３１、
送信回路３３２、ハンドリング回路３３３、及び高速処
理回路３３４を備えている。スレーブノード３１の回線
Ａ及び回線Ｂと、スレーブノード３３の回線Ｃ及び回線
りが、それぞれ接続されているとする。
回線Ａ１回線Ｂからのデータは、スレーブノード３１内
の送信回路３１２でバッファリングされパケット化され
る際に、各回線の少なくとも一方からのデータを１／２
パケット分バッファリングした時点で、第２図に示した
本発明の実施例のパケットデータフォーマットに変換さ
れ、次いで高速処理回路３１２を通してループに送出さ
れ、スレーブノード３３にて受信される。スレーブノー
ド３３では高速処理回路３３４を通過したパケットデー
タはハンドリング回路３３３で解析し、受信回路３３１
で回線Ｃ１回線りのデータを受信する。
の送信回路３１２でバッファリングされパケット化され
る際に、各回線の少なくとも一方からのデータを１／２
パケット分バッファリングした時点で、第２図に示した
本発明の実施例のパケットデータフォーマットに変換さ
れ、次いで高速処理回路３１２を通してループに送出さ
れ、スレーブノード３３にて受信される。スレーブノー
ド３３では高速処理回路３３４を通過したパケットデー
タはハンドリング回路３３３で解析し、受信回路３３１
で回線Ｃ１回線りのデータを受信する。
第４図は第３図に示したハンドリング回路３１３又は３
３３の構成を示すブロック図である。同図に示す構成に
より、２回線のデータを１パケツトに含ませて送受信す
ることが可能となる。第４図に示すハンドリング回路は
、受信パケットが２回線のパケットであることを示すフ
ラグビットを検出するフラグビット検出部４１と、受信
パケット中の宛先アドレスと自ノードのアドレスとを比
較する自ノードアドレス比較部４２と、受信データセレ
クト部４３と、パケット処理部４とパケットデータ多重
部４５とを備えている。
３３の構成を示すブロック図である。同図に示す構成に
より、２回線のデータを１パケツトに含ませて送受信す
ることが可能となる。第４図に示すハンドリング回路は
、受信パケットが２回線のパケットであることを示すフ
ラグビットを検出するフラグビット検出部４１と、受信
パケット中の宛先アドレスと自ノードのアドレスとを比
較する自ノードアドレス比較部４２と、受信データセレ
クト部４３と、パケット処理部４とパケットデータ多重
部４５とを備えている。
受信パケット中に２回線のパケットであることを示すフ
ラグビットを検出し、且つ、宛先アドレスが自ノードア
ドレスと一致したとき、受信データセレクト信号生成部
４３は２回線のデータのそれぞれについてパケットデー
タを受信するためのセレクト信号ＳＥＬを生成し、受信
回路に送出するとともに、パケットデータ多重部４５に
対してＵＳＤピントをオフにさせる制御信号を供給する
。
ラグビットを検出し、且つ、宛先アドレスが自ノードア
ドレスと一致したとき、受信データセレクト信号生成部
４３は２回線のデータのそれぞれについてパケットデー
タを受信するためのセレクト信号ＳＥＬを生成し、受信
回路に送出するとともに、パケットデータ多重部４５に
対してＵＳＤピントをオフにさせる制御信号を供給する
。
パケット処理部４４では必要に応じてバケツ＋データを
生成し、パケットデータ多重部４５で受信パケットと多
重化するとともに受信データセレクト信号生成部４３か
らの制御信号に応じてＵＳＤｌまたはＵＳＤ２ビットを
オフにして送信パケットを生成し、ループに送信する。
生成し、パケットデータ多重部４５で受信パケットと多
重化するとともに受信データセレクト信号生成部４３か
らの制御信号に応じてＵＳＤｌまたはＵＳＤ２ビットを
オフにして送信パケットを生成し、ループに送信する。
１回線のみの宛先アドレスが自ノードアドレスと一致し
たときは、対応するセレクト信号のみを生成し、ＵＳＤ
ビットの対応する一方のみをオフにさせる。
たときは、対応するセレクト信号のみを生成し、ＵＳＤ
ビットの対応する一方のみをオフにさせる。
第５図は第４図に示したパケットハンドリング回路の詳
細なブロック図であり、第４図と同一部分には同一参照
番号を付しである。第５図において、フラグビット検出
部４１はフラグタイミングＦＬＧをクロックとして受信
パケット中のフラグＦＬＧをラッチするフリップフロッ
プＦＦである。
細なブロック図であり、第４図と同一部分には同一参照
番号を付しである。第５図において、フラグビット検出
部４１はフラグタイミングＦＬＧをクロックとして受信
パケット中のフラグＦＬＧをラッチするフリップフロッ
プＦＦである。
自ノードアドレス比較部４２は自ノードアドレスと受信
パケット中の宛先アドレスＤＡＩまたはＤＡ２とを比較
するコンパレータＣＯＭＰである。
パケット中の宛先アドレスＤＡＩまたはＤＡ２とを比較
するコンパレータＣＯＭＰである。
受信データセレクト信号生成部４３は、ＵＳＤｌのタイ
ミングをクロックとして受信データ中のｔＪｓＤ ｌを
ラッチするフリップフロップ４３１と、ＵＳＤ２のタイ
ミングをクロックとして受信データ中のＵＳＤ２をラッ
チするフリップフロ・ンプ４３２と、フリップフロップ
４３１及び４３２の出力のＡＮＤを出力するＡＮＤゲー
ト４３３と、コンパレータ４２の出力とフリップフロッ
プ４３１の出力とのＡＮＤをとるＡＮＤゲート４３４と
、コンパレータ４２の出力とＡＮＤゲート４３３の出力
とのＡＮＤをとるＡＮＤゲート４３５と、アドレス信号
のタイミングＤＡＩをクロックとしてＡＮＤゲート４３
４の出力をラッチするフリップフロップ４３６と、アド
レス信号のタイミニ／グＤＡ２をクロックとしてＡＮＤ
ゲート４３５の出力をラッチするフリップフロップ４３
７と、ＵＳＤＩのリセット信号とフリップフロップ４３
６の出力とのＮＡＮＤをとるＮＡＮＤゲート４３８と、
ＵＳＤ ２のリセット信号とフリップフロップ４３７の
出力とのＮＡＮＤをとるＮＡＮＤゲート４３９と、ＮＡ
ＮＤゲート４３８及び４３９の出力をＡＮＤをとるＡＮ
Ｄゲート４４０とを備えている。
ミングをクロックとして受信データ中のｔＪｓＤ ｌを
ラッチするフリップフロップ４３１と、ＵＳＤ２のタイ
ミングをクロックとして受信データ中のＵＳＤ２をラッ
チするフリップフロ・ンプ４３２と、フリップフロップ
４３１及び４３２の出力のＡＮＤを出力するＡＮＤゲー
ト４３３と、コンパレータ４２の出力とフリップフロッ
プ４３１の出力とのＡＮＤをとるＡＮＤゲート４３４と
、コンパレータ４２の出力とＡＮＤゲート４３３の出力
とのＡＮＤをとるＡＮＤゲート４３５と、アドレス信号
のタイミングＤＡＩをクロックとしてＡＮＤゲート４３
４の出力をラッチするフリップフロップ４３６と、アド
レス信号のタイミニ／グＤＡ２をクロックとしてＡＮＤ
ゲート４３５の出力をラッチするフリップフロップ４３
７と、ＵＳＤＩのリセット信号とフリップフロップ４３
６の出力とのＮＡＮＤをとるＮＡＮＤゲート４３８と、
ＵＳＤ ２のリセット信号とフリップフロップ４３７の
出力とのＮＡＮＤをとるＮＡＮＤゲート４３９と、ＮＡ
ＮＤゲート４３８及び４３９の出力をＡＮＤをとるＡＮ
Ｄゲート４４０とを備えている。
パケットデータ多重部４５は、受信データセレクト信号
生成部４３でオンまたはオフにされるＵＳＤビットとの
多重のために必要な時間だけ受信パケットを遅延させる
遅延回路（ＤＬＹ） ４５１と、受信データセレクト信
号生成部４３のＡＮＤゲート４４０から出力されるＵＳ
Ｄビットと遅延回路４５１の出力との多重を行うＡＮＤ
ゲート４５２と、パケット処理部４４の出力とＡＮＤゲ
ートの出力との何れかを選択出力するセレクタ（ＳＥＬ
）４５３とを備えている。
生成部４３でオンまたはオフにされるＵＳＤビットとの
多重のために必要な時間だけ受信パケットを遅延させる
遅延回路（ＤＬＹ） ４５１と、受信データセレクト信
号生成部４３のＡＮＤゲート４４０から出力されるＵＳ
Ｄビットと遅延回路４５１の出力との多重を行うＡＮＤ
ゲート４５２と、パケット処理部４４の出力とＡＮＤゲ
ートの出力との何れかを選択出力するセレクタ（ＳＥＬ
）４５３とを備えている。
次に第５図の回路の動作を説明する。
フラグビット検出部４１で、受信パケットデータが２回
線のデータを持つことを示すフラグビットを検出し、自
ノードアドレス比較部４２で自ノード宛のパケットデー
タである事を検出すると、データの有効／無効を示すＩ
ＪＳＤビットにより、受信データセレクト信号生成部４
３で２回線のデータそれぞれについて、パケットデータ
を受信するためのセレクト信号ＳＥＬ １及び５ＥＬ２
を生成する。
線のデータを持つことを示すフラグビットを検出し、自
ノードアドレス比較部４２で自ノード宛のパケットデー
タである事を検出すると、データの有効／無効を示すＩ
ＪＳＤビットにより、受信データセレクト信号生成部４
３で２回線のデータそれぞれについて、パケットデータ
を受信するためのセレクト信号ＳＥＬ １及び５ＥＬ２
を生成する。
セレクト信号ＳＥＬ １又は５ＥＬ２が生成されると、
パケットデータ多重部４５では、ＵＳＤビットをオフに
してパケットデータ多重部４５にてフレームに多重しパ
ケットデータを送信する。
パケットデータ多重部４５では、ＵＳＤビットをオフに
してパケットデータ多重部４５にてフレームに多重しパ
ケットデータを送信する。
更に詳細には、フリップフロップ４１．４３１、及び４
３２でそれぞれフラグビット、ＵＳＤ１ビット、及び／
又はＵＳＤ２ビットを検出する。コンパレータ４２で受
信したパケットデータが自ノード宛であれば、ＡＮＤゲ
ート４３４及び／又は４３５が有効となり、宛先アドレ
スのタイミングで有効となる受信データセレクト信号を
フリップフロップ４３６及び／又は４３７でラッチし、
アドレスＤＡＩ及び／又はＤＡ２についてのデータセレ
クト信号Ｒ３ＥＬ １及び／またはＲ３ＥＬ２を生成す
る。この受信データセレクト信号により、２つの回線デ
ータをそれぞれ１／２パケット分、別々に受信できる。
３２でそれぞれフラグビット、ＵＳＤ１ビット、及び／
又はＵＳＤ２ビットを検出する。コンパレータ４２で受
信したパケットデータが自ノード宛であれば、ＡＮＤゲ
ート４３４及び／又は４３５が有効となり、宛先アドレ
スのタイミングで有効となる受信データセレクト信号を
フリップフロップ４３６及び／又は４３７でラッチし、
アドレスＤＡＩ及び／又はＤＡ２についてのデータセレ
クト信号Ｒ３ＥＬ １及び／またはＲ３ＥＬ２を生成す
る。この受信データセレクト信号により、２つの回線デ
ータをそれぞれ１／２パケット分、別々に受信できる。
また、フリップフロップ４１でフラグビットを検出しな
かった場合は、例えばフリップフロップ４３１でＵＳＤ
Ｉビットを検出し、１パケット分有効となる受信データ
セレクト信号５ＥＬＬを生成し、１つの回線データを１
パケット分、受信することになる。
かった場合は、例えばフリップフロップ４３１でＵＳＤ
Ｉビットを検出し、１パケット分有効となる受信データ
セレクト信号５ＥＬＬを生成し、１つの回線データを１
パケット分、受信することになる。
受信したデータのＵＳＤビットをＮＡＮＤゲート４３８
及び／又は４３９及びＡＮＤゲート４４０をオフにし、
遅延回路４５１により遅延させたデータとこのオフにし
たＵＳＤビットとをＡＮＤゲート４５２により多重する
。
及び／又は４３９及びＡＮＤゲート４４０をオフにし、
遅延回路４５１により遅延させたデータとこのオフにし
たＵＳＤビットとをＡＮＤゲート４５２により多重する
。
第６図は本発明の実施例による送信回路の構成を示すブ
ロック図である。同図において一１送信回路３１２また
は３３２（第３図）は、ファーストインファーストアウ
ト（Ｆ Ｉ ＦＯ）メモリ６１と、書き込みコントロー
ル部６２と、送信パケット認識部６３と、読み出しコン
トロール部６４と、パケットヘッダ作成回路６５と、マ
ルチプレクサ６６とを備えている。
ロック図である。同図において一１送信回路３１２また
は３３２（第３図）は、ファーストインファーストアウ
ト（Ｆ Ｉ ＦＯ）メモリ６１と、書き込みコントロー
ル部６２と、送信パケット認識部６３と、読み出しコン
トロール部６４と、パケットヘッダ作成回路６５と、マ
ルチプレクサ６６とを備えている。
ＦＩＦＯメモリ６１は、書き込みンコトロール部６２か
らの書き込みタイミング信号を端子Ｗに受けるとこれに
応じて回線からのデータをデータ入力端子ＤＩから取り
込む。送信パケット認識部６３は、書き込みンコトロー
ル部６２からの書き込みタイミング信号を基準にしてＦ
ＩＦＯメモリ６１からのデータの読み出しタイミングを
決定し、これにより読み出しコントロール部６４を制御
して読み出しタイミング信号をＦＩＦＯメモリ６１の端
子Ｒに与えるとともに、パケットヘッダ作成回路にパケ
ットヘッダの作成を促す。ＦＩＦＯメモリ６１は、読み
出しタイミング信号を端子Ｒに受けると、これに応じて
データ出力端子Ｄｏから１回線分のデータＤＡＴＡまた
は２回線分のデータＤＡＴＡＩおよびＤＡＴＡ２を含む
データを出力する。パケットデータ作成回路６５は、Ｆ
ＬＧ、ＵＳＤ、ＤＡ、ＳＡ等のフラグを含むパケットヘ
ッダを作成して出力する。ＦＩＦＯメモリ６１からのデ
ータとパケットへツタ作成回路６５がらのパケットヘッ
ダは、マルチプレクサ６６にて多重化され、送信パケッ
トとしてループに送出される。
らの書き込みタイミング信号を端子Ｗに受けるとこれに
応じて回線からのデータをデータ入力端子ＤＩから取り
込む。送信パケット認識部６３は、書き込みンコトロー
ル部６２からの書き込みタイミング信号を基準にしてＦ
ＩＦＯメモリ６１からのデータの読み出しタイミングを
決定し、これにより読み出しコントロール部６４を制御
して読み出しタイミング信号をＦＩＦＯメモリ６１の端
子Ｒに与えるとともに、パケットヘッダ作成回路にパケ
ットヘッダの作成を促す。ＦＩＦＯメモリ６１は、読み
出しタイミング信号を端子Ｒに受けると、これに応じて
データ出力端子Ｄｏから１回線分のデータＤＡＴＡまた
は２回線分のデータＤＡＴＡＩおよびＤＡＴＡ２を含む
データを出力する。パケットデータ作成回路６５は、Ｆ
ＬＧ、ＵＳＤ、ＤＡ、ＳＡ等のフラグを含むパケットヘ
ッダを作成して出力する。ＦＩＦＯメモリ６１からのデ
ータとパケットへツタ作成回路６５がらのパケットヘッ
ダは、マルチプレクサ６６にて多重化され、送信パケッ
トとしてループに送出される。
第７図は第６図のパケットヘッダ作成回路の実施例を示
すブロック図である。同図において、バケソトヘッダ作
成回路６５はパケットヘッダテーブルを格納するＲＡＭ
７１と、ＲＡＭ７１からのデータをパケットヘッダ読み
出しタイミング信号をクロックにして出力するフリップ
フロップ７２とからなっている。ＲＡＭ７１には、予め
ＦＬＧ。
すブロック図である。同図において、バケソトヘッダ作
成回路６５はパケットヘッダテーブルを格納するＲＡＭ
７１と、ＲＡＭ７１からのデータをパケットヘッダ読み
出しタイミング信号をクロックにして出力するフリップ
フロップ７２とからなっている。ＲＡＭ７１には、予め
ＦＬＧ。
ＵＳＤ、ＵＳＤ、１、ＵＳＤ２、ＤＡ、ＳＡ等のフラグ
が設定されている。これらのフラグは、送信パケットの
回線ナンバーを、端子Ｗに与えられるＭＰＵ書き込みタ
イミング信号に応答して端子ＡＤに受けることにより設
定される。ＲＡＭ７１は、読み出しコントロール部６４
（第６図）からのパケットヘッダ読み出しタイミング信
号を端子Ｒに受けると、上記フラグを端子ＤＴから出力
する。
が設定されている。これらのフラグは、送信パケットの
回線ナンバーを、端子Ｗに与えられるＭＰＵ書き込みタ
イミング信号に応答して端子ＡＤに受けることにより設
定される。ＲＡＭ７１は、読み出しコントロール部６４
（第６図）からのパケットヘッダ読み出しタイミング信
号を端子Ｒに受けると、上記フラグを端子ＤＴから出力
する。
フリップフロップ７２は、読み出しコントロール部６４
（第６図）からのパケットヘッダ読み出しタイミング信
号に応答してこれらのフラグからなるパケットヘッダを
ラッチし、出力端子Ｑから１クロツク遅れて出力する。
（第６図）からのパケットヘッダ読み出しタイミング信
号に応答してこれらのフラグからなるパケットヘッダを
ラッチし、出力端子Ｑから１クロツク遅れて出力する。
一方、ＰＩＦＯ６１に、回線データ書き込みタイミング
信号（第６図の書き込みコントロール部６２からの信号
）に応じて書き込まれたデータ（ＤＡＴＡ、ＤＡＴＡＩ
、ＤＡＴＡ２）は、端子Ｒに与えられるタイミング信号
に応じて端子ＤＯから出力されるが、端子Ｒに与えられ
るタイミング信号はセレクタ７０により適切なタイミン
グで出力される。即ち、セレクタ７０は、読み出しコン
トロール部６４（第６図）からのデータ形式セレクトタ
イミング信号に応じて、ＤＡＴＡの読み出しタイミング
信号、ＤＡＴＡＩの読み出しタイミング信号、及びＤＡ
ＴＡ２の読み出しタイミング信号の何れかを出力する。
信号（第６図の書き込みコントロール部６２からの信号
）に応じて書き込まれたデータ（ＤＡＴＡ、ＤＡＴＡＩ
、ＤＡＴＡ２）は、端子Ｒに与えられるタイミング信号
に応じて端子ＤＯから出力されるが、端子Ｒに与えられ
るタイミング信号はセレクタ７０により適切なタイミン
グで出力される。即ち、セレクタ７０は、読み出しコン
トロール部６４（第６図）からのデータ形式セレクトタ
イミング信号に応じて、ＤＡＴＡの読み出しタイミング
信号、ＤＡＴＡＩの読み出しタイミング信号、及びＤＡ
ＴＡ２の読み出しタイミング信号の何れかを出力する。
Ｆ Ｉ ＦＯ６１から出力されたデータとフリップフロ
ップ７２がら出力されたパケットヘッダはセレクタ７３
で多重化され、送信パケットとしてループに送出される
。
ップ７２がら出力されたパケットヘッダはセレクタ７３
で多重化され、送信パケットとしてループに送出される
。
以上の説明から明らかなように、本発明により、１パケ
ツトに複数回線のデータをふくませるようにしたので、
低速データをパケット化するためのデータ蓄積時間が、
従来より短縮され、特に、１パケツトで２回線のデータ
を送信する場合、パケット化のためのデータ蓄積時間が
従来と比べて半分の時間となるという効果を奏する。
ツトに複数回線のデータをふくませるようにしたので、
低速データをパケット化するためのデータ蓄積時間が、
従来より短縮され、特に、１パケツトで２回線のデータ
を送信する場合、パケット化のためのデータ蓄積時間が
従来と比べて半分の時間となるという効果を奏する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例によるパケ・７トデータフオ
ーマツトを示す図、 第３図は本発明の実施例によるスレーブノードの構成を
示すブロック図、 第４図は第３図に示したハンドリング回路３１３又は３
３３の構成を示すブロック図、第５図は第４図に示した
パケットハンドリング回路の詳細なブロック図、 第６図は本発明の実施例による送信回路の構成を示すブ
ロック図、 第７図は第６図のパケットヘッダ作成回路の実施例を示
すブロック図、 第８図は本発明の産業上の利用分野としてのループ型ロ
ーカルエリアネットワークの基本構成を示すブロック図
、 第９図は従来のパケットフォーマットを示す図である。 図において、 ３０はマスタノード、 ３１〜３３はスレーブノード、 ３１１および３３１は受信回路、 ３１２および３３２は送信回路、 ３１３および３３３はハンドリング回路、４１はフラグ
ビット検出部、 ４２は自ノードアドレス比較部、 ４３は受信データセレクト信号生成部、４４はパケット
処理部、 ４５はパケットデータ多重部である。
ーマツトを示す図、 第３図は本発明の実施例によるスレーブノードの構成を
示すブロック図、 第４図は第３図に示したハンドリング回路３１３又は３
３３の構成を示すブロック図、第５図は第４図に示した
パケットハンドリング回路の詳細なブロック図、 第６図は本発明の実施例による送信回路の構成を示すブ
ロック図、 第７図は第６図のパケットヘッダ作成回路の実施例を示
すブロック図、 第８図は本発明の産業上の利用分野としてのループ型ロ
ーカルエリアネットワークの基本構成を示すブロック図
、 第９図は従来のパケットフォーマットを示す図である。 図において、 ３０はマスタノード、 ３１〜３３はスレーブノード、 ３１１および３３１は受信回路、 ３１２および３３２は送信回路、 ３１３および３３３はハンドリング回路、４１はフラグ
ビット検出部、 ４２は自ノードアドレス比較部、 ４３は受信データセレクト信号生成部、４４はパケット
処理部、 ４５はパケットデータ多重部である。
Claims (1)
- 【特許請求の範囲】 １、ループ型ローカルエリアネットワークの伝送路上を
周回するパケットデータの各ブロックに複数の宛先のデ
ータを収容可能にしたことを特徴とするパケット通信方
式。 ２、ループ型ローカルエリアネットワークの伝送路上を
周回するパケットデータの各ブロックに、送信宛先が複
数回線であることを示すフラグビットと、該複数回線の
送信宛先のアドレスと、該複数回線の送信宛先に送信す
るデータとを含ませたことを特徴とするパケット通信方
式。 ３、ループ型ローカルエリアネットワークの伝送路上を
周回するパケットデータの各ブロックに、送信宛先が２
回線であることを示すフラグビットと、該２回線の送信
宛先のアドレスと、該２回線の送信宛先に送信するデー
タとを含ませたことを特徴とするパケット通信方式。 ４、複数のノードを相互接続するループ型ローカルエリ
アネットワークにおいて、該ノードの各々は複数の回線
を収容するものであり、伝送路上を周回するパケットデ
ータの各ブロックに、送信宛先が複数回線であることを
示すフラグビットと、該複数回線の送信宛先のアドレス
と、該複数回線の送信宛先に送信するデータとを含ませ
、送信宛先が複数回線であることを示すフラグビットの
有無を検出するフラグビット検出部、受信パケットに含
まれる送信先アドレスと自ノードアドレスとを比較する
自ノードアドレス比較部、及び該フラグビットが検出さ
れ且つ該自ノードアドレスが検出されたときに受信デー
タセレクト信号を生成する受信データセレクト信号生成
部を具備し、該受信データセレクト信号に応じて対応す
る送信宛先のデータを受信するようにしたことを特徴と
するパケット通信方式。 ５、複数のノードを相互接続するループ型ローカルエリ
アネットワークにおいて、該ノードの各々は複数の回線
を収容するものであり、伝送路上を周回するパケットデ
ータの各ブロックに、送信宛先が２回線であることを示
すフラグビットと、該２回線の送信宛先のアドレスと、
該２回線の送信宛先に送信するデータとを含ませ、送信
宛先が２回線であることを示すフラグビットの有無を検
出するフラグビット検出部、受信パケットに含まれる送
信先アドレスと自ノードアドレスとを比較する自ノード
アドレス比較部、及び該フラグビットが検出され且つ該
自ノードアドレスが検出されたときに受信データセレク
ト信号を生成する受信データセレクト信号生成部を具備
し、該受信データセレクト信号に応じて対応する送信宛
先のデータを受信するようにしたことを特徴とするパケ
ット通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14850790A JPH0442635A (ja) | 1990-06-08 | 1990-06-08 | パケット通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14850790A JPH0442635A (ja) | 1990-06-08 | 1990-06-08 | パケット通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442635A true JPH0442635A (ja) | 1992-02-13 |
Family
ID=15454310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14850790A Pending JPH0442635A (ja) | 1990-06-08 | 1990-06-08 | パケット通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1176426A3 (en) * | 2000-07-26 | 2004-01-14 | Sumitomo Wiring Systems, Ltd. | Method of checking vehicle mounted electronic units |
-
1990
- 1990-06-08 JP JP14850790A patent/JPH0442635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1176426A3 (en) * | 2000-07-26 | 2004-01-14 | Sumitomo Wiring Systems, Ltd. | Method of checking vehicle mounted electronic units |
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