JPH0442689B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、並列加算器に関するものであり、
特に、２進MOSスイツチドキヤリ並列加算器に
関するものである。

［従来の技術］ A.Shah外の「デジタルシステムにおける集積
制御」第２巻（1977年バーゼル）第85頁乃至第
109頁、特に第103頁乃至第105頁にはスイツチド
キヤリ並列加算器が記載されている。この文献に
おいてはデジツト信号を結合する半加算器の２個
の出力信号に応じて、段から段へ個々の段のキヤ
リ信号を切換える電子切換えスイツチとしてバイ
ポーラトランジスタにより、構成された装置のみ
が示されており、それは３個のバイポーラトラン
ジスタと１個のダイオードと３個の抵抗より成つ
ている。ブロツク図の形だけで示されている上記
半加算器を構成するために、上記文献の第87頁乃
至第103頁に記載された市販されているバイポー
ラ集積回路が引用されている。

［発明が解決しようとする課題］ 上述のバイポーラ集積回路に関して説明された
従来の並列加算器の基本原理を絶縁ゲート電界効
果トランジスタ、いわゆるMOS回路を使用した
集積回路に直接適用することはMOS技術とバイ
ポーラ技術が幾つかの点で大きく相違しているた
めに、容易に可能なことではない。

さらにこのような並列加算器ではキヤリ回路か
ら信号を抽出するために各加算段の論理回路ブロ
ツクの入力がキヤリ回路に接続されており、その
ためそれらの論理回路ブロツクの入力キヤパシタ
ンスがキヤリ回路に接続されてキヤリ伝播速度を
遅延させるためにキヤリ伝播速度を低下させ、そ
の結果この並列加算器の動作速度が低くなる欠点
がある。

この発明の目的は、MOS技術を使用して構成
され、上述のようなキヤリ伝播速度の低下を生じ
ない、高い動作速度の並列加算器を提供すること
である。

この発明の付加的な別の目的は各段に必要な回
路装置の量を減少させ、それによつて並列加算器
各段のセル面積を小さくして、集積回路半導体基
体上の利用面積を最も有効に利用できるようにす
ることである。

［課題を解決するための手段］ この発明は、各段が同じＮ導電型のエンフアン
スメントモード絶縁ゲート電界効果トランジスタ
を用いて構成されているｎ（ｎ＞１）デジツト２
進符号で表される２つの数を加算し、キヤリ信号
がそれを通して電子的に切換えスイツチで切換え
られる半導体集積ｎ段並列加算器において、 第１の排他的オアブロツクと、第２の排他的オ
アブロツクと、第１のキヤリ信号回路と、第２の
キヤリ信号回路とを具備し、第１の排他的オアブ
ロツクは、前記２つの数の関係するデジツトのそ
れぞれ一方を受ける２個の入力部を有する第１の
アンドゲートと、前記２つの数の関係するデジツ
トの反転したそれぞれ一方を受ける２個の入力部
を有する第２のアンドゲートと、これら第１と第
２のアンドゲートの出力がそれぞれ結合される２
個の入力部を有する第１のノアゲートとを具備
し、第２の排他的オアブロツクは、第１の排他的
オアブロツクの第１のノアゲートの出力が供給さ
れる第１の入力部と、前記ｎ段の直ぐ下の段のキ
ヤリ信号出力が供給される第２の入力部とをそれ
ぞれ有する第３および第４のアンドゲートと、こ
れら第３および第４のアンドゲートの出力がそれ
ぞれ結合される２個の入力部を有してその段の加
算信号を出力する第２のノアゲートとを具備し、
第１のキヤリ信号回路と、第２のキヤリ信号回路
とは、それぞれインバータとトランジスタ電子ス
イツチとの直列回路を備え、そのインバータの入
力部は対応するキヤリ信号回路の直ぐ下の段のキ
ヤリ信号出力部に接続され、トランジスタスイツ
チの出力部はそれぞれのキヤリ信号回路のその段
のキヤリ信号出力部に接続され、第１のキヤリ信
号回路と第２のキヤリ信号回路のトランジスタ電
子スイツチのゲートは第１の排他的オアブロツク
の第１のノアゲートの出力部に結合され、それら
第１のキヤリ信号回路と第２のキヤリ信号回路の
ｎ段の最下段のインバータは２つの数の関係する
デジツトを組合わせるためにナンドブロツクによ
り置換されており、第２の排他的オアブロツクの
第３および第４のアンドゲートの第２の入力部は
第１のキヤリ信号回路のインバータの入力部およ
び出力部にそれぞれ接続されてそれにより直ぐ下
の段のキヤリ信号出力を供給され、さらに２つの
数の関係するデジツトのそれぞれ一方を受ける２
個の入力部を有する第１のノアブロツクと、２つ
の数の関係するデジツトの反転したそれぞれ一方
を受ける２個の入力部を有する第２のノアブロツ
クと、第１と第２のキヤリ信号回路のその段のキ
ヤリ信号出力部と電源の負端子との間に結合さ
れ、ゲートに第１のノアブロツクの出力部が結合
されている第１のスイツチングトランジスタと、
第１と第２のキヤリ信号回路のその段のキヤリ信
号出力部と電源の正端子との間に結合され、ゲー
トに第２のノアブロツクの出力部が結合されてい
る第２のスイツチングトランジスタとを具備して
いることを特徴とする。

［実施例］ 上述の、およびその他のこの発明の目的および
特徴は、添付図面を参照にした以下の説明により
一層明瞭になるであろう。

以下の説明において２進信号は正論理で処理さ
れるものとする。

図における論理記号による表示では、論理回路
ブロツクは負荷抵抗を有していることにより出力
の反転が生じていることを表わすために出力に黒
丸が付けられている。したがつてそのような回路
を表わす黒丸が付いた論理回路ブロツクと、黒丸
が付いていない論理回路の一部を形成している負
荷抵抗を有しない論理ゲートとは図において区別
して示されている。

まず、この発明の加算器の動作を説明するため
にキヤリ回路が通常のように１個である第１図の
回路について説明する。

第１図において、段ｊは第１の排他的オアブロ
ツク１ｊと第２の排他的オアブロツク２ｊとを備
えている。各ブロツク１ｊおよび２ｊは、それぞ
れ第１および第２のアンドゲート１１ｊ，１２ｊ
および２１ｊ，２２ｊならびにノアゲート１３ｊ
および２３ｊを具備している。段ｉおよびＯの第
１および第２の排他的オアブロツク１ｉ，２ｉな
らびに１ｏ，２ｏも同じ構成である。対応してい
る第１のアンドゲート１１ｉ，２１ｉ；１１ｏ，
２１ｏであり、第２のアンドゲートは１２ｉ，２
２ｉ；１２ｏ，２２ｏであり、またノアゲートは
１３ｉ，２３ｉ；１３ｏ，２３ｏで示されてい
る。

段ｊはまた第１のノアブロツク７ｉおよび第２
のノアブロツク８ｊを有している。対応するノア
ブロツクは段ｉおよびＯ中にも設けられ、それら
は７ｉ，８ｉおよび７ｏ，８ｏでそれぞれ示され
ている。

デジツト信号AjとBjは第１の排他的オアブロ
ツクの第１のアンドゲートの２個の入力部、およ
び第１のノアブロツク７ｊの両方の入力部に供給
され、反転デジツト信号ｊとｊは第１の排他
的オアブロツク１ｊの第２のアンドゲート１２ｊ
の２個の入力部および第２のノアブロツク８ｊの
両入力部に供給される。段ｊにおいてはこれらの
デジツト信号は重み値２^jを表わす。

さらに、段ｊはトランジスタ３ｊを有し、それ
はオン／オフスイツチとして使用され、キヤリ発
生中の従来の技術の電子切換えスイツチに置換さ
れる。トランジスタ３ｊは、すぐ下の桁の段ｉの
キヤリ出力部aCiに続くインバータ４ｊの出力
と、自分の段ｊのキヤリ出力部aCjとの間にその
制御される電流路が接続されている。トランジス
タ３ｊのゲート電極は第１の排他的オアブロツク
１ｊの出力部に接続されている。この出力部はま
た、インバータ９ｊを通つて第２の排他的オアブ
ロツク２ｊの第２のアンドゲート２２ｊの２個の
入力部の一方に結合され、一方第２のアンドゲー
ト２２ｊの他方の入力部は、インバータ４ｊの入
力部に接続されている。第２の排他的オアブロツ
ク２ｊの第１のアンドゲート２１ｊの２個の入力
部は、それぞれ第１の排他的オアブロツク１ｊの
出力部およびインバータ４ｊの出力部に接続され
ている。

段ｊのキヤリ出力部aCjは第１のスイツチング
トランジスタ５ｊの制御される電流路を通つて、
電源の負端子に接続され（第１図および第２図に
おいて、Ｎチヤンネルトランジスタと仮定する）、
第２の、デプレシヨンモードスイツチングトラン
ジスタ６ｊを通つて電源の正端子に接続されてい
る。第１のスイツチングトランジスタ５ｊのゲー
トは第１のノアブロツク７ｊの出力部に接続さ
れ、第２のスイツチングトランジスタ６ｊのゲー
トは、第２のノアブロツク８ｊの出力部に接続さ
れている。キヤリ出力部aCjはキヤリ信号Cjを与
える。第２の排他的オアブロツクの出力部は和信
号Sjを与える。

すぐ下の桁の段ｉは、論理回路ブロツクおよ
び、その他の部品に関する限り同一の構造である
が、デジツト信号Ai，Biと反転信号ｉ，ｉ
による制御は段ｊのそれと若干相違しており、イ
ンバータ９ｉは異なるゲートに関連している。こ
れはトランジスタ３ｊおよびスイツチングトラン
ジスタ５ｊ，６ｊが導電状態にあるとき、２つの
段のキヤリ出力部aCi，sCj間のインバータ４ｊの
ために、インバータ４ｊの入力部に供給されるす
ぐ下の桁の段のキヤリ信号は、反転された形でキ
ヤリ出力aCjに転送されることによるものであ
る。これはすぐ下の桁の段の個々の論理回路ブロ
ツクの制御にあたり、考慮されなければならな
い。第１図においては、キヤリ信号Cjは非反転形
態で存在しているものとする。その時、しかしす
ぐ下の桁の段ｉのキヤリ信号は、その反転された
形態ｉで存在している。

したがつて、段ｉにおいてはデジツト信号Ai，
Biは第１のノアブロツク７ｊの２個の入力部に
供給されている段ｊのように、第１のノアブロツ
ク７ｉの２個の入力部に供給されないで、第２の
ノアブロツク８ｉの２個の入力部に供給される。
第１図から明らかなように、第１の排他的オアブ
ロツク１ｊの出力信号が、直接第１のアンドゲー
トの入力部の１つに与えられ、インバータ９ｊに
よつて反転された後、第２の排他的オアブロツク
２ｊの第２のアンドゲートの入力へ供給される段
ｊの場合と異なつて、段ｉの第１の排他的オアブ
ロツク１ｉの出力信号は、第２のアンドゲート２
２ｉの入力の１つに直接与えられ、インバータ９
ｉで反転された後、第２の排他的オアブロツク２
ｉの第１のアンドゲート２１ｉの入力の１つに供
給される。それ故インバータ４ｉの入力部は、段
ｊの構成に対応するような構成を有していて、非
反転キヤリ信号を出力する段によつて先行されな
ければならない。

前に仮定したように、正の論理が使用される。
すなわち、より正のレベルが論理“１”として使
用され、より負のレベルが論理“０”として使用
される。したがつて段ｊのキヤリ出力CjのＨレベ
ルは、すぐ下の桁のキヤリ出力部aCiがキヤリを
生じる状態であるＬレベルであり、かつ、２個の
デジツト信号Aj，Bjの少なくとも１つがＨレベ
ルであるとき、および前段ｉのキヤリ出力部aCi
のレベルと関係なく両デジツト信号Aj，Bjがい
ずれもＨレベルである場合にキヤリ出力部aCjに
現われる。

このような動作を行うために、トランジスタ３
ｊはインバータ４ｊの出力におけるＨレベルをキ
ヤリ出力部aCjへ転送される。しかしながらこの
転送がキヤリ信号が阻止される入力信号の組合せ
によつて生じてはならないから、キヤリ出力aCj
はこれらの場合にＬレベルにクランプされる。そ
のため第１のスイツチングトランジスタ５ｊは、
第１のノアブロツク７ｊの出力信号によつてオン
にされる。

キヤリ信号CjのＨレベルを生じる両デジツト信
号Aj，BjがＨレベルにある場合には、第２のス
イツチングトランジスタ６ｊが段ｊの残りの部分
において何が生じているかに関係なく、第２のノ
アブロツク８ｊの出力信号によつて直にオンとな
り、それによりそのＨレベルは直にキヤリ出力部
aCjに現われる。これは高い桁のデジツト信号の
場合に重要であり、特に最も重みの大きいデジツ
トの場合に重要である。何故ならば、２つの２進
数がそれらの最上桁で論理“１”である時には、
その結果生じるキヤリは第２のノアブロツク８ｊ
を通る伝送時間に等しい遅延時間だけで生じるか
らである。

この加算器において特に重要なものはまたイン
バータ４ｊである。それは多くのデジツトをもつ
２進数に不可欠である。何故ならば、それが無い
とすぐ下の桁からのキヤリ信号は、幾つかの段の
後では、振巾の多くが失われて検知される安全レ
ベルが、もはや可能でなくなるからである。した
がつてキヤリ信号の通路で１個のゲート、すなわ
ちインバータ４ｊの通路の伝送遅延時間、および
トランジスタ３ｊのスイツチング遅延のみの遅延
が生じる。

最下桁の段０においては前に仮定したようにキ
ヤリ信号を処理する必要はなく、段ｊおよびｉで
使用されていたインバータ４ｊおよび４ｉはナン
ドブロツク４０によつて置換され、それに非反転
デジツト信号AO，BOが供給される。第１図の
実施例において段０もまたそのキヤリ出力部aC0
に反転キヤリ信号０を出力する段である。段
ｉ，ｊにおける指標ｉ，ｊと同様に、段０の部品
には最後のデジツトとしてＯを有している。すな
わち、段Ｏはオン／オフトランジスタ３０、第１
のスイツチングトランジスタ５０、第２のデプレ
シヨンモードのスイツチングトランジスタ６０、
第１の排他的オアブロツク１０、第２の排他的オ
アブロツク２０、第１のノアブロツク７０、第２
のノアブロツク８０、およびインバータ９０を具
備している。追加のインバータ９０′は第２の排
他的オアブロツク２０の第２のアンドゲート２２
０の１つの入力部に反転された形でナンドブロツ
ク４０の出力信号を供給する。

第２図は、第１図に示した加算器を発展させて
その動作速度を高めた本発明の並列加算器の１実
施例を示す。この実施例は、次のような理由で多
数のデジツト（ｎ＞５）の並列加算器に特に有利
なものである。第１図から明らかなように、各段
Ｏ，ｉ，ｊ中のナンドブロツク４０およびインバ
ータ４ｉ，４ｊの出力部は、少なくとも１つの他
の段の入力部によつて容量的に負荷されている。
このような容量的負荷は信号の伝播を遅延させる
から各段でこのような容量的負荷が接続されると
全体の回路の動作速度を大きく低下させることに
なる。この速度低下は、この遅延が加算される多
デジツト並列加算器においては特に不利である。

この発明においては、この容量性負荷を回避す
るために、第２図の実施例に示すようにこの発明
においてはキヤリ回路には付加的な第２のキヤリ
回路の直列ブランチが設けられている。このブラ
ンチは追加のインバータ４′ｉ，４′ｊおよび追加
のトランジスタ３′ｉ，３′ｊを各段ｉ，ｊに有し
ており、また最下位の桁の段０には追加のナンド
ブロツクを有している。個々の段のｎ個の直列ブ
ランチはｎの増加する方向に直列に接続され、各
段ｉ，ｊにおいては追加のトランジスタ３′ｉ，
３′ｊのゲートはトランジスタ３ｉ，３ｊのゲー
トに接続されている。さらに各段ｉ，ｊにおいて
追加の第１のスイツチングトランジスタ５′ｉ，
５′ｊおよび追加の第２の、デプレシヨンモード
のスイツチングトランジスタ６′ｉ，６′ｊが第１
および第２のスイツチングトランジスタ５ｉ，６
ｉおよび５ｊ，６ｊと同じ方向で、追加のトラン
ジスタ３′ｉ，３′ｊとすぐ上の桁の段ｊ，ｊ＋１
の追加のインバータ４′ｊの入力部との間に接続
されている。直列接続されたブランチの端部は最
上桁の段ｎ−１へのキヤリ信号の出力部を形成し
ている。

このような追加された第２のキヤリ回路のブラ
ンチはそれに含まれているインバータ４′ｉ，
４′ｊの入力部および出力部が第１のキヤリ回路
のインバータ４ｉ，４ｊのように第２の排他的オ
アブロツク２ｊの２つのアンドゲート２１ｊ，２
２ｊの入力部に結合されていないためその入力容
量がこの第２のキヤリ回路の負荷とならない。し
たがつてこの第２のキヤリ回路ではそのような入
力容量による信号の伝播の遅延がなく、迅速にキ
ヤリつつを出る差せることができる。

したがつて、この発明によるMOSスイツチド
キヤリ並列加算器は、いわゆる多レベル並列加算
器として特に有利に使用することができる。その
加算器は最後のレベルで加算されなければならな
い２個の２進数のみを有する数個のｎ−デジツト
の２進数を加算する。

個々の段ｉ，ｊの構成は集積回路の半導体基体
表面の１段当りの最良の利用を可能にするもので
あり、それ故それらの各段は最良の態様で配置す
ることができる。

以上この発明の原理を特定の実施例に関連して
説明したが、この説明は単なる例示に過ぎないも
のであつて、特許請求の範囲に記載された発明の
目的および技術的範囲を制限するものではないこ
とを理解すべきである。

【図面の簡単な説明】

第１図はｎ段の回路より成る並列加算器の回路
図であり、第２図は本発明の１実施例の並列加算
器の回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 各段が同じＮ導電型のエンフアンスメントモ
   ード絶縁ゲート電界効果トランジスタを用いて構
   成されているｎ（ｎ＞１）デジツト２進符号で表
   される２つの数を加算し、キヤリ信号がそれを通
   して電子的に切換えスイツチで切換えられる半導
   体集積ｎ段並列加算器において、 第１の排他的オアブロツクと、第２の排他的オ
   アブロツクと、第１のキヤリ信号回路と、第２の
   キヤリ信号回路とを具備し、 前記第１の排他的オアブロツクは、前記２つの
   数の関係するデジツトのそれぞれ一方を受ける２
   個の入力部を有する第１のアンドゲートと、前記
   ２つの数の関係するデジツトの反転したそれぞれ
   一方を受ける２個の入力部を有する第２のアンド
   ゲートと、これら第１と第２のアンドゲートの出
   力がそれぞれ結合される２個の入力部を有する第
   １のノアゲートとを具備し、 前記第２の排他的オアブロツクは、前記第１の
   排他的オアブロツクの第１のノアゲートの出力が
   供給される第１の入力部と、前記ｎ段の直ぐ下の
   段のキヤリ信号出力が供給される第２の入力部と
   をそれぞれ有する第３および第４のアンドゲート
   と、これら第３および第４のアンドゲートの出力
   がそれぞれ結合される２個の入力部を有してその
   段の加算信号を出力する第２のノアゲートとを具
   備し、 前記第１のキヤリ信号回路と、第２のキヤリ信
   号回路とは、それぞれインバータとトランジスタ
   電子スイツチとの直列回路を備え、そのインバー
   タの入力部は対応するキヤリ信号回路の直ぐ下の
   段のキヤリ信号出力部に接続され、トランジスタ
   スイツチの出力部はそれぞれのキヤリ信号回路の
   その段のキヤリ信号出力部に接続され、第１のキ
   ヤリ信号回路と第２のキヤリ信号回路のトランジ
   スタ電子スイツチのゲートは前記第１の排他的オ
   アブロツクの第１のノアゲートの出力部に結合さ
   れ、 それら第１のキヤリ信号回路と第２のキヤリ信
   号回路のｎ段の最下段の前記インバータは前記２
   つの数の関係するデジツトを組合わせるためにナ
   ンドブロツクにより置換されており、 前記第２の排他的オアブロツクの第３および第
   ４のアンドゲートの第２の入力部は前記第１のキ
   ヤリ信号回路のインバータの入力部および出力部
   にそれぞれ接続されてそれにより直ぐ下の段のキ
   ヤリ信号出力を供給され、 さらに前記２つの数の関係するデジツトのそれ
   ぞれ一方を受ける２個の入力部を有する第１のノ
   アブロツクと、 前記２つの数の関係するデジツトの反転したそ
   れぞれ一方を受ける２個の入力部を有する第２の
   ノアブロツクと、 前記第１と第２のキヤリ信号回路のその段のキ
   ヤリ信号出力部と電源の負端子との間に結合さ
   れ、ゲートに前記第１のノアブロツクの出力部が
   結合されている第１のスイツチングトランジスタ
   と、 前記第１と第２のキヤリ信号回路のその段のキ
   ヤリ信号出力部と電源の正端子との間に結合さ
   れ、ゲートに前記第２のノアブロツクの出力部が
   結合されている第２のスイツチングトランジスタ
   とを具備していることを特徴とする並列加算器。