JPS60215238A - 加算器 - Google Patents
加算器Info
- Publication number
- JPS60215238A JPS60215238A JP7325084A JP7325084A JPS60215238A JP S60215238 A JPS60215238 A JP S60215238A JP 7325084 A JP7325084 A JP 7325084A JP 7325084 A JP7325084 A JP 7325084A JP S60215238 A JPS60215238 A JP S60215238A
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- JP
- Japan
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- adder
- carry signal
- partial
- digit
- carry
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は加算器に関するものであって、特に、高速の
加算器に関する。
加算器に関する。
［従来技術］
ｊｌＩ図は、従来の正論理の桁上げ信号を伝搬させる部
分加算器の回路を示す図である。、この部分加算器は、
下位の桁からの桁上げ信号を伝達ゲートを通して受取り
、その桁における桁上げ信号を発生させるか、消失させ
るか、あるいは下位からの桁上げ信号を伝搬させるかの
機能を持つ１桁分の部分加算器前ある。図において、被
加算入力４゜５は排他的論理和回路２１．論理積回路２
２９反転論理積回路２３に接続される。排他的論理和回
路２１．論理積回路２２９反転論理積回路２３の出力は
それでれ伝達ゲート１．２．３に接続される。下位の桁
からの桁上げ人力６．排他的論理和回路２１の出力は排
他的論理和回路２４に接続される。７は加算器結果出力
である。下位の桁からの桁上げ入力６は伝達ゲート１を
介して上位の桁への桁上げ出力８に接続される。伝達ゲ
ート２゜３は上位の桁への桁上げ出力８に接続される。
分加算器の回路を示す図である。、この部分加算器は、
下位の桁からの桁上げ信号を伝達ゲートを通して受取り
、その桁における桁上げ信号を発生させるか、消失させ
るか、あるいは下位からの桁上げ信号を伝搬させるかの
機能を持つ１桁分の部分加算器前ある。図において、被
加算入力４゜５は排他的論理和回路２１．論理積回路２
２９反転論理積回路２３に接続される。排他的論理和回
路２１．論理積回路２２９反転論理積回路２３の出力は
それでれ伝達ゲート１．２．３に接続される。下位の桁
からの桁上げ人力６．排他的論理和回路２１の出力は排
他的論理和回路２４に接続される。７は加算器結果出力
である。下位の桁からの桁上げ入力６は伝達ゲート１を
介して上位の桁への桁上げ出力８に接続される。伝達ゲ
ート２゜３は上位の桁への桁上げ出力８に接続される。
第２図は、第１図の部分加算器を複数個カスケード接続
して構成した多桁加算器を示ず図である。
して構成した多桁加算器を示ず図である。
９は１１図の正論理の部分加算器を示し、これらは各桁
を構成する。部分加算ＩＩ９を複数個カスケード接続し
て正論理の単位ブロックを構威し、各単位ブロック間は
反転増幅１１２５．２６で構成される非反転増幅器で接
続される。１′０は下位の桁からの桁上げ入力、１１は
上位の桁への桁上げ出力である。
を構成する。部分加算ＩＩ９を複数個カスケード接続し
て正論理の単位ブロックを構威し、各単位ブロック間は
反転増幅１１２５．２６で構成される非反転増幅器で接
続される。１′０は下位の桁からの桁上げ入力、１１は
上位の桁への桁上げ出力である。
次に、この加算器の動作について説明する。信号はすべ
て正論理で入力されるとする。第１図の部分加算器の１
桁分の動作については、桁上げ信号は正論理であるので
、被加算入力４．５が“１゜１”の場合は、下位の桁か
らの桁上げ信号にかかわらず、上位の桁への桁上げ出力
８へは伝達ゲート２を通して１が出力され、′同様に被
加算人力４゜５が“０．０”の場合は、伝達ゲート３を
通して０が出力される。このとき、下位の桁からの桁上
げ信号を伝搬させる伝達ゲート１は閉じられている。被
加算入力４．５が“０．１”または１゜０″の場合は、
下位の桁からの桁上げ信号を伝搬させる伝達ゲート１は
開かれ、下位の桁からの桁上げ入力６がそのまま上位の
桁への桁上げ出力８となる。この部分加算器を１桁分の
構成要素とした第２図の多桁加算器め動作については、
下位からの桁上げ入力１０は反転増幅器２５．２６で２
回反転・増幅されて正論理の部゛分加算器９で構成され
るブロックに入力され、このブロックの出力は再び反転
増幅１１２５．２６で２回反転・増幅されて正論理の部
分加算Ｉ９で構成される次のブロックに入力され、この
ブロックの出力は上位の桁への桁上げ出力１１となる。
て正論理で入力されるとする。第１図の部分加算器の１
桁分の動作については、桁上げ信号は正論理であるので
、被加算入力４．５が“１゜１”の場合は、下位の桁か
らの桁上げ信号にかかわらず、上位の桁への桁上げ出力
８へは伝達ゲート２を通して１が出力され、′同様に被
加算人力４゜５が“０．０”の場合は、伝達ゲート３を
通して０が出力される。このとき、下位の桁からの桁上
げ信号を伝搬させる伝達ゲート１は閉じられている。被
加算入力４．５が“０．１”または１゜０″の場合は、
下位の桁からの桁上げ信号を伝搬させる伝達ゲート１は
開かれ、下位の桁からの桁上げ入力６がそのまま上位の
桁への桁上げ出力８となる。この部分加算器を１桁分の
構成要素とした第２図の多桁加算器め動作については、
下位からの桁上げ入力１０は反転増幅器２５．２６で２
回反転・増幅されて正論理の部゛分加算器９で構成され
るブロックに入力され、このブロックの出力は再び反転
増幅１１２５．２６で２回反転・増幅されて正論理の部
分加算Ｉ９で構成される次のブロックに入力され、この
ブロックの出力は上位の桁への桁上げ出力１１となる。
このようにして、最下位の桁から桁上げ信号が順次上位
の桁へ伝搬される。このとき桁上げ信号を直接多段に接
続すると、伝達ゲニ１〜の抵抗や容量のためその伝搬に
時間がかかる。そこで部分加算器９を何段か接続して単
位ブロックとし、各単位ブロックごとに非反転増幅器を
用いて桁上げ信号を増幅してやる必要があり、通常の集
積回路ではこの非反転増幅器として反転増幅器を２段カ
スケード接続したものが用いられる。
の桁へ伝搬される。このとき桁上げ信号を直接多段に接
続すると、伝達ゲニ１〜の抵抗や容量のためその伝搬に
時間がかかる。そこで部分加算器９を何段か接続して単
位ブロックとし、各単位ブロックごとに非反転増幅器を
用いて桁上げ信号を増幅してやる必要があり、通常の集
積回路ではこの非反転増幅器として反転増幅器を２段カ
スケード接続したものが用いられる。
しかしながら、このように構成された多桁加算器では、
桁上げ信号の伝搬を遅延させる反転増幅器の数が多くな
るため、桁上げ信号の伝搬時間が増大したり、その回路
構成が大きくなるという欠点があった。
桁上げ信号の伝搬を遅延させる反転増幅器の数が多くな
るため、桁上げ信号の伝搬時間が増大したり、その回路
構成が大きくなるという欠点があった。
［発明の概要］
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、それゆえに、この発明の主たる目
的は、回路ｌ成が簡単でがっ高速の加算器を提供するこ
とである、 この発明を要約ずれば、複数個の部分加算器がカスケー
ド接続される多桁加算器において、桁上げ信号を反転増
幅手段で増幅し、この反転増幅手段の一方側に連なる部
分加算器の論理と、他方側に連なる部分加算器の論理を
互いに逆となるようにした多桁加算器である。
めになされたもので、それゆえに、この発明の主たる目
的は、回路ｌ成が簡単でがっ高速の加算器を提供するこ
とである、 この発明を要約ずれば、複数個の部分加算器がカスケー
ド接続される多桁加算器において、桁上げ信号を反転増
幅手段で増幅し、この反転増幅手段の一方側に連なる部
分加算器の論理と、他方側に連なる部分加算器の論理を
互いに逆となるようにした多桁加算器である。
この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。
［発明の実施例］
以下、この発明の実施例を図によって説明する。
なお、この実施例の説明において、Ｗ４１および第２図
の説明と重複する部分については適宜その説明を省略す
る。
の説明と重複する部分については適宜その説明を省略す
る。
第３図は、第１図の部分加算器の回路を変更し、負論理
の桁上げ信号を伝搬させる部分加算器の回路を示す図で
ある。この部分加算器の回路が第１図−の部分加算器の
回路と異なる点は、論理積回路２２の代わりに反転論理
積口１２７を、反転論理積口１１２３の代わりに論理積
回路２８を、さらに排他的論理和回路２４の代わりに一
方の入力が反転される＃Ｆ他的論理和回路２９を用いて
いる点である。第４図は、第１図の部分加算器と第３図
の部分加算器を複数個カスケード接続して構成した多桁
加算器を示す図である。９はｓｉ図の正論理の部分加算
器を、１２は第３図の負論理の部分加算器を示し、これ
らは各桁を構成する。部分加算器９を複数個カスケード
接続して正論理の単位ブロックを構成し、部分加算器１
２を複数個カスケード接続して負論理の単位ブロックを
構成し、部分加算器９から構成される単位ブロックと部
分加算１１２から構成這れる単位ブロックの各間は反転
増１１１！２５あるいは反転増幅器２６で接続され次に
、この加算器の動作について説明する。この多桁加算器
は第２図の多桁加算器と同様伝達ゲートによって桁上げ
信号を伝搬させるが、桁上げ信号の増幅器が１個の反転
増幅器２５あるいは反転増幅器２６かうなっている。こ
のため、下位の桁から上位の桁への桁上げ信号は、反転
増幅器２５あるいは反転増幅器２６の前段の単位ブロッ
クと後段の単位ブロックでは論理が逆になる。そこで桁
上げ信号が正論理になる単位ブロックの部分加算器には
第１図の部分加算器を使用し、負論理になる単位ブロッ
クの部分加算器には１１１３８の部分加算器を用いてい
る。第３図は負論理の桁上げ信号を持つ回路であるので
、伝達ゲート２．３を開ける条件が第１図の部分加算器
とは逆になり、被加算入力４，５が“０，０″の場合は
伝達ゲート２ガ、“１．１１の場合は伝達ゲート３が開
けられる。また、被加算人力４，５の部分和に下位の桁
からの桁上げ（ｉ号を加えて加１１１＠果出カフａを作
る半加算器も一方の入力が反転される排他的論理和１路
２９で構成され、桁上げ信号が負論理で入力するよつに
変更されている。なお、伝達ゲート１が開けられる条件
は、第１図の部分加算器と両様、被加算人力４，５が“
０ 、１ Ｔ） 、Ｍ １゜ＯＩＩの場合である。第４
図の多桁加算器の動作については、下位からの桁上げ入
力１０は反転増幅器２５で反転・増幅されて正論理の部
分加＄１［Ｉ９で構成されるブロックに入力され、この
ブロックの入力は再び反転増幅器２６で反転・増幅され
て負論理の部分加算器１２で構成きれる次のブロックに
入力され、このブロックの出力は上位の桁への桁上げ出
力１１となる。このようにして、最下位の桁から桁上げ
信号が順次上位の桁へ伝搬される。
の桁上げ信号を伝搬させる部分加算器の回路を示す図で
ある。この部分加算器の回路が第１図−の部分加算器の
回路と異なる点は、論理積回路２２の代わりに反転論理
積口１２７を、反転論理積口１１２３の代わりに論理積
回路２８を、さらに排他的論理和回路２４の代わりに一
方の入力が反転される＃Ｆ他的論理和回路２９を用いて
いる点である。第４図は、第１図の部分加算器と第３図
の部分加算器を複数個カスケード接続して構成した多桁
加算器を示す図である。９はｓｉ図の正論理の部分加算
器を、１２は第３図の負論理の部分加算器を示し、これ
らは各桁を構成する。部分加算器９を複数個カスケード
接続して正論理の単位ブロックを構成し、部分加算器１
２を複数個カスケード接続して負論理の単位ブロックを
構成し、部分加算器９から構成される単位ブロックと部
分加算１１２から構成這れる単位ブロックの各間は反転
増１１１！２５あるいは反転増幅器２６で接続され次に
、この加算器の動作について説明する。この多桁加算器
は第２図の多桁加算器と同様伝達ゲートによって桁上げ
信号を伝搬させるが、桁上げ信号の増幅器が１個の反転
増幅器２５あるいは反転増幅器２６かうなっている。こ
のため、下位の桁から上位の桁への桁上げ信号は、反転
増幅器２５あるいは反転増幅器２６の前段の単位ブロッ
クと後段の単位ブロックでは論理が逆になる。そこで桁
上げ信号が正論理になる単位ブロックの部分加算器には
第１図の部分加算器を使用し、負論理になる単位ブロッ
クの部分加算器には１１１３８の部分加算器を用いてい
る。第３図は負論理の桁上げ信号を持つ回路であるので
、伝達ゲート２．３を開ける条件が第１図の部分加算器
とは逆になり、被加算入力４，５が“０，０″の場合は
伝達ゲート２ガ、“１．１１の場合は伝達ゲート３が開
けられる。また、被加算人力４，５の部分和に下位の桁
からの桁上げ（ｉ号を加えて加１１１＠果出カフａを作
る半加算器も一方の入力が反転される排他的論理和１路
２９で構成され、桁上げ信号が負論理で入力するよつに
変更されている。なお、伝達ゲート１が開けられる条件
は、第１図の部分加算器と両様、被加算人力４，５が“
０ 、１ Ｔ） 、Ｍ １゜ＯＩＩの場合である。第４
図の多桁加算器の動作については、下位からの桁上げ入
力１０は反転増幅器２５で反転・増幅されて正論理の部
分加＄１［Ｉ９で構成されるブロックに入力され、この
ブロックの入力は再び反転増幅器２６で反転・増幅され
て負論理の部分加算器１２で構成きれる次のブロックに
入力され、このブロックの出力は上位の桁への桁上げ出
力１１となる。このようにして、最下位の桁から桁上げ
信号が順次上位の桁へ伝搬される。
以上のように、このような多桁加算器では、桁上げ信号
を増幅する増幅器が反転増幅器となっているので、従来
の多桁加算器に比べ反転増幅器の数が半分ですむという
特徴があり、その分だけ桁上げ信号の伝搬遅延時開も短
くなる。
を増幅する増幅器が反転増幅器となっているので、従来
の多桁加算器に比べ反転増幅器の数が半分ですむという
特徴があり、その分だけ桁上げ信号の伝搬遅延時開も短
くなる。
なお、上記実施例では、伝達ゲートを通して桁上げ信号
を伝搬する加算器について説明したが、加算器に限らず
伝達ゲートをカスケード接続して信号を伝搬する装置に
もこの発明を応用できる。
を伝搬する加算器について説明したが、加算器に限らず
伝達ゲートをカスケード接続して信号を伝搬する装置に
もこの発明を応用できる。
以上のようにこの発明によれば、複数個の部分加算器が
カスケード接続される多桁加算器において、桁上げ信号
を反転増幅手段で増幅し、この反転増幅手段の一方側に
連なる部分加算器の論理と他方側に連なる部分加算器の
論理を互いに逆となるようにしたので、桁上げ信号を増
幅する反転増幅器の数を半減できるとともに桁上番ｊ信
号の伝搬時間を短縮でき、このため回路構成が簡単でか
つ高速の加算器が得られる。
カスケード接続される多桁加算器において、桁上げ信号
を反転増幅手段で増幅し、この反転増幅手段の一方側に
連なる部分加算器の論理と他方側に連なる部分加算器の
論理を互いに逆となるようにしたので、桁上げ信号を増
幅する反転増幅器の数を半減できるとともに桁上番ｊ信
号の伝搬時間を短縮でき、このため回路構成が簡単でか
つ高速の加算器が得られる。
第１図は、従来の正論理の桁上げ信号を伝搬させる部分
加算器を示す図である。 第２図は、従来の多桁加算器を示す図である。 第３図は、負論理の桁上げ信号を伝搬させる部分加算器
を示す図である。 第４図は、この発明の多桁加算器を示す図である。 図において、１，２．３は伝達ゲート、４．５は被加算
入力、６は下位の桁からの桁上げ入力、７．７ａは加算
結果出力、８は上位の桁への桁上げ出力、９は第１図の
部分加ＩｆＩ器、１０は下位の桁からの桁上げ入力、１
′１は上位の桁への桁上げ出力、１２は第３図の部分加
算器、２１．２４は排他的論理和回路、２９は一方の入
力が反転される排他的論理和回路、２２．２８は論理積
回路、２３．２７は反転論理積回路、２５．２６は反転
増幅器である。 なお各図中同一符号は同一または相肖部分を示すものと
する。 代理人 大 岩 増 雄
加算器を示す図である。 第２図は、従来の多桁加算器を示す図である。 第３図は、負論理の桁上げ信号を伝搬させる部分加算器
を示す図である。 第４図は、この発明の多桁加算器を示す図である。 図において、１，２．３は伝達ゲート、４．５は被加算
入力、６は下位の桁からの桁上げ入力、７．７ａは加算
結果出力、８は上位の桁への桁上げ出力、９は第１図の
部分加ＩｆＩ器、１０は下位の桁からの桁上げ入力、１
′１は上位の桁への桁上げ出力、１２は第３図の部分加
算器、２１．２４は排他的論理和回路、２９は一方の入
力が反転される排他的論理和回路、２２．２８は論理積
回路、２３．２７は反転論理積回路、２５．２６は反転
増幅器である。 なお各図中同一符号は同一または相肖部分を示すものと
する。 代理人 大 岩 増 雄
Claims (1)
- 【特許請求の範囲】 複数個の部分加算器がカスケード接続されて複数の桁を
構成し、 隣接下位の桁の桁上げ信号を隣接上位の桁へ伝搬させる
構造を有し、 前記各桁・闇を伝搬する前記桁上げ信号を増幅する増幅
手段を前記桁間の少なくとも１箇所に設けた加算器にお
いて、 前記増幅手段を反転増幅手段とし、 前記反転増幅手段の一方側に連なる前記部分加算器の論
理と、他方側に連なる前記部分加算器の論理を互いに逆
となるように前記部分加算器を構成したことを特徴とす
る加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325084A JPS60215238A (ja) | 1984-04-10 | 1984-04-10 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325084A JPS60215238A (ja) | 1984-04-10 | 1984-04-10 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215238A true JPS60215238A (ja) | 1985-10-28 |
Family
ID=13512741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7325084A Pending JPS60215238A (ja) | 1984-04-10 | 1984-04-10 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215238A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152132A (en) * | 1976-06-14 | 1977-12-17 | Matsushita Electric Ind Co Ltd | Carry siganl generator circuit |
| JPS5786947A (en) * | 1980-09-20 | 1982-05-31 | Itt | Binary mos switched carrier parallel adder |
-
1984
- 1984-04-10 JP JP7325084A patent/JPS60215238A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152132A (en) * | 1976-06-14 | 1977-12-17 | Matsushita Electric Ind Co Ltd | Carry siganl generator circuit |
| JPS5786947A (en) * | 1980-09-20 | 1982-05-31 | Itt | Binary mos switched carrier parallel adder |
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