JPH0442919A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0442919A JPH0442919A JP2147808A JP14780890A JPH0442919A JP H0442919 A JPH0442919 A JP H0442919A JP 2147808 A JP2147808 A JP 2147808A JP 14780890 A JP14780890 A JP 14780890A JP H0442919 A JPH0442919 A JP H0442919A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ 半導体装置の製造方法に関わり、特に高集
積度を必要とする半導体装置の製造に有効なシリコン基
板中の浅く広がりの少ない不純物領域の形成方法に関す
るものであも 従来の技術 従来 シリコン基板中に浅く広がりの少ない不純物層を
形成する方法と（７てば 不純物イオン注入前の工程と
は無関係に 不純物イオン注入とその後の高温熱処理を
組み合わせた方法が一般的であム この従来技術を第４図（ａ）〜（Ｃ）を用いて説明すも
まずｐ型シリコン基板４０１を酸化性雰囲気中で熱処
理してシリコン基板４０１の表面に熱酸化膜４０２を形
成すも このとき、シリコン基板４０１と熱酸化膜４０
２の間の界面４０３からシリコン基板４０１に多量の格
子間シリコン原子が放出され シリコン基板４０１内に
過剰格子間シリコン原子領域４０４が形成される（第４
図（ａ））。次！ミ フォトレジスト４０５をマスクに
して、ｎ型またはｐ型不純物イオンビーム４０６をシリ
コン基板４０１にイオン注入して不純物領域４０７を形
成する（第４図（ｂ））。最後へシリコン基板４０１を
非酸化性雰囲気中で高温熱処理して、シリコン基板内に
活性化された不純物領域４０７を形成する（第４図（Ｃ
））。
積度を必要とする半導体装置の製造に有効なシリコン基
板中の浅く広がりの少ない不純物領域の形成方法に関す
るものであも 従来の技術 従来 シリコン基板中に浅く広がりの少ない不純物層を
形成する方法と（７てば 不純物イオン注入前の工程と
は無関係に 不純物イオン注入とその後の高温熱処理を
組み合わせた方法が一般的であム この従来技術を第４図（ａ）〜（Ｃ）を用いて説明すも
まずｐ型シリコン基板４０１を酸化性雰囲気中で熱処
理してシリコン基板４０１の表面に熱酸化膜４０２を形
成すも このとき、シリコン基板４０１と熱酸化膜４０
２の間の界面４０３からシリコン基板４０１に多量の格
子間シリコン原子が放出され シリコン基板４０１内に
過剰格子間シリコン原子領域４０４が形成される（第４
図（ａ））。次！ミ フォトレジスト４０５をマスクに
して、ｎ型またはｐ型不純物イオンビーム４０６をシリ
コン基板４０１にイオン注入して不純物領域４０７を形
成する（第４図（ｂ））。最後へシリコン基板４０１を
非酸化性雰囲気中で高温熱処理して、シリコン基板内に
活性化された不純物領域４０７を形成する（第４図（Ｃ
））。
発明が解決しようとする課題
従来の不純物層形成技術を用いた場色 次のような問題
点が生じも 不純物のイオン注入前６ζシリコン基板を
酸化性雰囲気中で熱処理する工程が存在すると、シリコ
ン基板表面が酸化される際に酸素原子と反応できなかっ
たシリコン原子がシリコン基板中に多量に放出され 格
子間シリコン原子とな４ シリコン基板中にこのような
格子間シリコン原子が熱平衡濃度よりも過剰に存在する
状態で（よ イオン注入で形成した浅い不純物層がイオ
ン注入後の熱処理で増速拡散して広がってしまう（第４
図（Ｃ）参照）。微細ＭＯ３電界効果トランジスタのチ
ャネルストップ領域の不純物分布がこのようにして広が
ると、微細ＭＯ８電界効果トランジスタのしきい値電圧
がチャネル幅が狭くなるにつれて上がる狭チャネル効果
（第５図参照）東ソース・ドレイン領域の不純物分布が
このようにして広がると、チャネル長が短くなるにつれ
て下がる短チヤネル効果（第６図参照）を引き起こしデ
バイスに悪影響を及ぼす。
点が生じも 不純物のイオン注入前６ζシリコン基板を
酸化性雰囲気中で熱処理する工程が存在すると、シリコ
ン基板表面が酸化される際に酸素原子と反応できなかっ
たシリコン原子がシリコン基板中に多量に放出され 格
子間シリコン原子とな４ シリコン基板中にこのような
格子間シリコン原子が熱平衡濃度よりも過剰に存在する
状態で（よ イオン注入で形成した浅い不純物層がイオ
ン注入後の熱処理で増速拡散して広がってしまう（第４
図（Ｃ）参照）。微細ＭＯ３電界効果トランジスタのチ
ャネルストップ領域の不純物分布がこのようにして広が
ると、微細ＭＯ８電界効果トランジスタのしきい値電圧
がチャネル幅が狭くなるにつれて上がる狭チャネル効果
（第５図参照）東ソース・ドレイン領域の不純物分布が
このようにして広がると、チャネル長が短くなるにつれ
て下がる短チヤネル効果（第６図参照）を引き起こしデ
バイスに悪影響を及ぼす。
本発明で１よ 以上の観点か板 高集積度半導体装置の
浅く広がりの少ない不純物層を形成する半導体装置の製
造方法を提供することを目的としていも 課題を解決するための手段 本発明１よ シリコン基板に対して、不純物イオン注入
工程の直前に非酸化性雰囲気における高温熱処理工程を
施して、不純物イオン注入工程以前にシリコン基板内に
残留した過剰格子間シリコン原子を、シリコン基板／酸
化膜界面に存在するキンクに吸収させたり、空孔と再結
合させたり過剰格子間シリコン原子自身を拡散させるこ
とにより、シリコン基板中の過剰格子間シリコン原子濃
度を減少させ、イオン注入された不純物がその後の熱処
理工程で過剰格子間シリコン原子によって増速拡散しな
いようにし 浅く広がりの少ない不純物領域を形成すも 作用 本発明による方法を用いると、不純物イオン注入前の高
温熱処理の温度や時間によって、シリコン基板中の過剰
格子間シリコン原子濃度を変化させ、形成される不純物
領域の深さや広がりを制御することが可能であも また
シリコン基板内の過剰格子間シリコン濃度が減少する
ことにより、不純物イオン注入後の熱処理で発生する積
層欠陥の密度や、大きさを併せて抑制することが可能で
あも 実施例 以下、図面に基づいて本発明について更に詳しく説明す
も （実施例１） 本発明のｆｉｌの実施例を、第１図（ａ）〜（ｅ）を参
照しながら説明すも 第１の実施例は 本発明を微細な
素子分離方法に適用した例であムまず、ｐ型シリコン基
板１０１上に厚さ２０ｎｍの薄い下地熱酸化膜ａ１０２
を形成し 厚さ１６０ｒ＋ｍの窒化膜１０３を堆積した
後、フォトレジストマスク１０４を用いて、素子分離領
域の窒化膜１０３及び薄い酸化膜ａ１０２を選択的にエ
ツチングする（第１図（ａ））。
浅く広がりの少ない不純物層を形成する半導体装置の製
造方法を提供することを目的としていも 課題を解決するための手段 本発明１よ シリコン基板に対して、不純物イオン注入
工程の直前に非酸化性雰囲気における高温熱処理工程を
施して、不純物イオン注入工程以前にシリコン基板内に
残留した過剰格子間シリコン原子を、シリコン基板／酸
化膜界面に存在するキンクに吸収させたり、空孔と再結
合させたり過剰格子間シリコン原子自身を拡散させるこ
とにより、シリコン基板中の過剰格子間シリコン原子濃
度を減少させ、イオン注入された不純物がその後の熱処
理工程で過剰格子間シリコン原子によって増速拡散しな
いようにし 浅く広がりの少ない不純物領域を形成すも 作用 本発明による方法を用いると、不純物イオン注入前の高
温熱処理の温度や時間によって、シリコン基板中の過剰
格子間シリコン原子濃度を変化させ、形成される不純物
領域の深さや広がりを制御することが可能であも また
シリコン基板内の過剰格子間シリコン濃度が減少する
ことにより、不純物イオン注入後の熱処理で発生する積
層欠陥の密度や、大きさを併せて抑制することが可能で
あも 実施例 以下、図面に基づいて本発明について更に詳しく説明す
も （実施例１） 本発明のｆｉｌの実施例を、第１図（ａ）〜（ｅ）を参
照しながら説明すも 第１の実施例は 本発明を微細な
素子分離方法に適用した例であムまず、ｐ型シリコン基
板１０１上に厚さ２０ｎｍの薄い下地熱酸化膜ａ１０２
を形成し 厚さ１６０ｒ＋ｍの窒化膜１０３を堆積した
後、フォトレジストマスク１０４を用いて、素子分離領
域の窒化膜１０３及び薄い酸化膜ａ１０２を選択的にエ
ツチングする（第１図（ａ））。
次く フォトレジスト１０４を除去した後、 １０００
＼ ウェット酸化雰囲気中で酸化して、素子分離領域の
シリコン基板１０１表面にのみ厚さ４００ｎｍの熱酸化
膜ｂ１０５を形成すも このとき、シリコン基板１０１
と熱酸化膜ｂ１０５の間の界面１０６からシリコン基板
１０１に多量の格子間シリコン原子が放出されシリコン
基板１０１内に過剰格子間シリコン原子領域１０７が形
成される（第１図（ｂ））。
＼ ウェット酸化雰囲気中で酸化して、素子分離領域の
シリコン基板１０１表面にのみ厚さ４００ｎｍの熱酸化
膜ｂ１０５を形成すも このとき、シリコン基板１０１
と熱酸化膜ｂ１０５の間の界面１０６からシリコン基板
１０１に多量の格子間シリコン原子が放出されシリコン
基板１０１内に過剰格子間シリコン原子領域１０７が形
成される（第１図（ｂ））。
次に シリコン基板を非酸化性雰囲気中で１１００℃、
３０分間熱処理１７て過剰格子間シＩＪコン原子領域１
０７を除去する（第１図（Ｃ））。窒化膜１０３及び酸
化膜ａ１０２を除去した後、厚さ１１０００ｎのフォト
レジスト１０８をマスクにして、ボロンイオンビーム１
０９を１８０ ｋｅｖ、 １ ｘ １０ ”ｅｒ”の条
件で素子分離領域にのみ注入しチャネルスト・ツブ１１
０を形成する（第１図（ｄ））。最後に ９００℃ ３
０分 熱処理して注入されたチャネルスト・ツブ１１０
を活性化する（第１図（ｅ））。
３０分間熱処理１７て過剰格子間シＩＪコン原子領域１
０７を除去する（第１図（Ｃ））。窒化膜１０３及び酸
化膜ａ１０２を除去した後、厚さ１１０００ｎのフォト
レジスト１０８をマスクにして、ボロンイオンビーム１
０９を１８０ ｋｅｖ、 １ ｘ １０ ”ｅｒ”の条
件で素子分離領域にのみ注入しチャネルスト・ツブ１１
０を形成する（第１図（ｄ））。最後に ９００℃ ３
０分 熱処理して注入されたチャネルスト・ツブ１１０
を活性化する（第１図（ｅ））。
このように 素子分離用の酸化膜を形成］また衡かつチ
ャネルストップ用のボロンイオン注入前＆へ非酸化性雰
囲気中での高温熱処理を施すことにより、過剰格子間シ
リコン原子領域を除去（−チャネルストップの活性領域
への広がり（第１図（ｅ）参照）を抑えることができも
したがって、活性領域に形成されるＭＯＳＦＥＴ ）
ランジスタのしき０値電圧がトランジスタのチャネル幅
が狭くなると上がるいわゆる狭チャネル効果を抑制する
こと力く可能であム 一〇１施ＩＪＪ− 本発明の第２の実施例を第２図（ａ）〜（ｄ）を参照し
ながら説明すム 第２の実施例法 本発明を微細なＭＯ
８電界効果トランジスタのソース・ドレイン領域形成方
法に適用した例であム まず、シリコン基板２０１上に 膜厚１２ｎｍの酸化１
１１ａ２０２と膜厚２５０ｎｍのドープドポリシリコン
２０３及び膜厚２５０ｎｍのＮＳＧ膜２０４から成るゲ
ート電極を形成する（第２図（ａ））。次に ドープド
ポリシリコン２０３とシリコン基板２０１間の耐圧を向
」二させるために ９００℃、２０分間ドライ雰囲気中
でドープドポリシリコン２０３とシリコン基板２０１を
酸化し熱酸化膜ｂ２０５を形成すも このとき、シリコ
ン基板２０１と熱酸化膜ｂ２０５の間の界面２０６から
シリコン基板２０１に多量の格子間シリコン原子が放出
され シリコン基板２０１内に過剰格子間シリコン原子
領域２０７が形成される（第２図（ｂ））。
ャネルストップ用のボロンイオン注入前＆へ非酸化性雰
囲気中での高温熱処理を施すことにより、過剰格子間シ
リコン原子領域を除去（−チャネルストップの活性領域
への広がり（第１図（ｅ）参照）を抑えることができも
したがって、活性領域に形成されるＭＯＳＦＥＴ ）
ランジスタのしき０値電圧がトランジスタのチャネル幅
が狭くなると上がるいわゆる狭チャネル効果を抑制する
こと力く可能であム 一〇１施ＩＪＪ− 本発明の第２の実施例を第２図（ａ）〜（ｄ）を参照し
ながら説明すム 第２の実施例法 本発明を微細なＭＯ
８電界効果トランジスタのソース・ドレイン領域形成方
法に適用した例であム まず、シリコン基板２０１上に 膜厚１２ｎｍの酸化１
１１ａ２０２と膜厚２５０ｎｍのドープドポリシリコン
２０３及び膜厚２５０ｎｍのＮＳＧ膜２０４から成るゲ
ート電極を形成する（第２図（ａ））。次に ドープド
ポリシリコン２０３とシリコン基板２０１間の耐圧を向
」二させるために ９００℃、２０分間ドライ雰囲気中
でドープドポリシリコン２０３とシリコン基板２０１を
酸化し熱酸化膜ｂ２０５を形成すも このとき、シリコ
ン基板２０１と熱酸化膜ｂ２０５の間の界面２０６から
シリコン基板２０１に多量の格子間シリコン原子が放出
され シリコン基板２０１内に過剰格子間シリコン原子
領域２０７が形成される（第２図（ｂ））。
次＆へ 非酸化性雰囲気中で、９００℃、３０分間熱処
理して、過剰格子間シリコン原子領域２０７を除去する
（第２図（Ｃ））。次に ヒ素またはＢＰ２イオンビー
ム２０８をドープドポリシリコン２０３をマスクに（７
て、 ヒ素の場合なら８０ｋｅｖ、 ６ ｘ １０”ｃ
ｍ”” ＢＦ２の場合なら４０ ｋｅｖ、 ４ ｘ
１０ ＩＣＩｎ−２イオン注入（７た後、 ９００℃、
３０分間熱処理してソース・ドレイン領域２０９を形成
する（第２図（ｄ））。
理して、過剰格子間シリコン原子領域２０７を除去する
（第２図（Ｃ））。次に ヒ素またはＢＰ２イオンビー
ム２０８をドープドポリシリコン２０３をマスクに（７
て、 ヒ素の場合なら８０ｋｅｖ、 ６ ｘ １０”ｃ
ｍ”” ＢＦ２の場合なら４０ ｋｅｖ、 ４ ｘ
１０ ＩＣＩｎ−２イオン注入（７た後、 ９００℃、
３０分間熱処理してソース・ドレイン領域２０９を形成
する（第２図（ｄ））。
このように ポリシリコンの保護酸化をしたときにシリ
コン基板中に発生した過剰格子間シリコン原子ｆ；Ｊ、
Ｎ、ｖ等の非酸化性雰囲気中での熱処理を加えることに
より少なくなり、 ヒ素またはホウ素によって形成され
たソース・ドレイン領域の広がり（第２図（ｄ）参照）
を抑えることができも これによって、ＭＯＳＦＥＴ
）−ランジスタのしきい値電圧がトランジスタのチャネ
ル長が短くなると下が本いわゆる短チヤネル効果を抑制
することが可能である。
コン基板中に発生した過剰格子間シリコン原子ｆ；Ｊ、
Ｎ、ｖ等の非酸化性雰囲気中での熱処理を加えることに
より少なくなり、 ヒ素またはホウ素によって形成され
たソース・ドレイン領域の広がり（第２図（ｄ）参照）
を抑えることができも これによって、ＭＯＳＦＥＴ
）−ランジスタのしきい値電圧がトランジスタのチャネ
ル長が短くなると下が本いわゆる短チヤネル効果を抑制
することが可能である。
」二実」庇−例−λｊ−
本発明の第３の実施例を第３図（ａ）〜（ｄ）を参照（
７ながら説明する。第３の実施例（友 本発明を微細な
ＭＯ３ｉＯ３電界効果トランジスタシリコン・ゲート保
護膜形成方法に適用した例であもまず、シリコン基板３
０１上に 膜厚１２ｎｍの酸化膜ａ３０２と膜厚２５０
ｎｍのドープドポリシリコン３０３及び膜厚２５０ｎｍ
のＮＳＧＭ ３０４から成るゲート電極を形成する（第
３図（ａ））。
７ながら説明する。第３の実施例（友 本発明を微細な
ＭＯ３ｉＯ３電界効果トランジスタシリコン・ゲート保
護膜形成方法に適用した例であもまず、シリコン基板３
０１上に 膜厚１２ｎｍの酸化膜ａ３０２と膜厚２５０
ｎｍのドープドポリシリコン３０３及び膜厚２５０ｎｍ
のＮＳＧＭ ３０４から成るゲート電極を形成する（第
３図（ａ））。
次に ドープドポリシリコン３０３とシリコン基板３０
１間の耐圧を向上させるために ９００℃、１０分間ド
ライ雰囲気中でドープドポリシリコン３０３とシリコン
基板２０１を酸化し薄い熱酸化膜ｂ３０５を形成すも
このとき、シリコン基板３０１と熱酸化膜ｂ３０５の間
の界面３０６からシリコン基板３０１に多量の格子間シ
リコン原子が放出され シリコン基板３０１内に過剰格
子間シリコン原子領域３０７が形成される（第３図（ｂ
））。次に アンモニア性雰囲気中で、９００℃、３０
分間熱処理して、熱酸化膜ｂ３０５表面に薄い窒化膜３
０８を形成するのと同時ζ二 過剰格子間シリコン原子
領域３０７を除去する（第３図（Ｃ））。
１間の耐圧を向上させるために ９００℃、１０分間ド
ライ雰囲気中でドープドポリシリコン３０３とシリコン
基板２０１を酸化し薄い熱酸化膜ｂ３０５を形成すも
このとき、シリコン基板３０１と熱酸化膜ｂ３０５の間
の界面３０６からシリコン基板３０１に多量の格子間シ
リコン原子が放出され シリコン基板３０１内に過剰格
子間シリコン原子領域３０７が形成される（第３図（ｂ
））。次に アンモニア性雰囲気中で、９００℃、３０
分間熱処理して、熱酸化膜ｂ３０５表面に薄い窒化膜３
０８を形成するのと同時ζ二 過剰格子間シリコン原子
領域３０７を除去する（第３図（Ｃ））。
次１ ヒ素またはＢＦｌ！イオンビーム３０９をドープ
ドポリシリコン３０３をマスクにして、 ヒ素の場合な
ら８０ ｋｅｖ、 ６ Ｘ １０ ”ｃｒｎ−” Ｂ
Ｆｅの場合なら４０ ｋｅｙ、４ Ｘ １０”ｃｒ”イ
ｒン注入した後、 ９００℃、３０分間熱処理してソー
ス・ドレイン領域３１０を形成する（第３図（ｄ））。
ドポリシリコン３０３をマスクにして、 ヒ素の場合な
ら８０ ｋｅｖ、 ６ Ｘ １０ ”ｃｒｎ−” Ｂ
Ｆｅの場合なら４０ ｋｅｙ、４ Ｘ １０”ｃｒ”イ
ｒン注入した後、 ９００℃、３０分間熱処理してソー
ス・ドレイン領域３１０を形成する（第３図（ｄ））。
このようへ ポリシリコンの保護酸化の後番ミ非酸化性
雰囲気ではなくアンモニア性雰囲気での熱処理を施すこ
とにより、シリコン基板中に空孔が発生すも ポリシリ
コンの保護酸化をしたときにシリコン基板中に発生した
過剰格子間シリコン原子（よ この空孔と再結合するこ
とにより減少しヒ素またはホウ素によって形成されたソ
ース・ドレイン領域の広がり（第３図（ｄ）参照）を抑
えることができも これによって、ＭＯＳＦＥＴ ）ラ
ンジスタのしきい値電圧がトランジスタのチャネル長が
短くなると下が４ いわゆる短チヤネル効果を抑制する
ことが可能であも まな ポリシリコンの保護膜として
形成されたＯＮＮ１３ 酸化・膜に比べ高誘電率である
た数 その膜厚３１１を酸化膜よりも薄くすることが可
能であり、微細ＭＱＳ ）ランジスタに適していも 発明の効果 本発明による方法を用いると、熱酸化工程によって発生
し シリコン基板内に残留した過剰格子間シリコン原子
によるシリコン基板内不純物の増速拡散を抑制すること
が可能になも したがって、素子分離領域におけるチャ
ネルストップの活性領域への広がり量を制御することが
可能になり、活性領域に形成されたＭＯ８電界効果トラ
ンジスタに対する狭チャネル効果を抑制することができ
も まｔ：、、 ＭＯ８電界効果トランジスタのソー
ス・ドレイン領域の不純物分布の広がりを制御すること
が可能になり、ＭＯ３電界効果トランジスタの短チヤネ
ル効果を抑制することができも
雰囲気ではなくアンモニア性雰囲気での熱処理を施すこ
とにより、シリコン基板中に空孔が発生すも ポリシリ
コンの保護酸化をしたときにシリコン基板中に発生した
過剰格子間シリコン原子（よ この空孔と再結合するこ
とにより減少しヒ素またはホウ素によって形成されたソ
ース・ドレイン領域の広がり（第３図（ｄ）参照）を抑
えることができも これによって、ＭＯＳＦＥＴ ）ラ
ンジスタのしきい値電圧がトランジスタのチャネル長が
短くなると下が４ いわゆる短チヤネル効果を抑制する
ことが可能であも まな ポリシリコンの保護膜として
形成されたＯＮＮ１３ 酸化・膜に比べ高誘電率である
た数 その膜厚３１１を酸化膜よりも薄くすることが可
能であり、微細ＭＱＳ ）ランジスタに適していも 発明の効果 本発明による方法を用いると、熱酸化工程によって発生
し シリコン基板内に残留した過剰格子間シリコン原子
によるシリコン基板内不純物の増速拡散を抑制すること
が可能になも したがって、素子分離領域におけるチャ
ネルストップの活性領域への広がり量を制御することが
可能になり、活性領域に形成されたＭＯ８電界効果トラ
ンジスタに対する狭チャネル効果を抑制することができ
も まｔ：、、 ＭＯ８電界効果トランジスタのソー
ス・ドレイン領域の不純物分布の広がりを制御すること
が可能になり、ＭＯ３電界効果トランジスタの短チヤネ
ル効果を抑制することができも
第１図は本発明にかかる素子分離領域の形成方法の実施
例を説明するための部分工程断面図 第２図および第３
図は本発明にかかる微細ＭＯ８電界効果トランジスタの
ソース・ドレイン領域の形成方法の実施例を説明するた
めの部分工程断面図 第４図は従来の浅く広がりの少な
い不純物領域の形成方法を説明するための部分工程断面
図 第５図はＭＯ８電界効果トランジスタの狭チャネル
効果を説明するための特性図 第６図はＭＯ８電界効果
トランジスタの短チヤネル効果を説明するための特性図
であム １０１．２０１，３０１・・・シリコン基板 １０７．
２０７．３０７・・・過剰格子間シリコン原子領域１１
０・・・チャネルストップ トップの広がり、 ２１０・・・ソース・ドレイン領域
の広がり。 代理人の氏名 弁理士 粟野重孝 はか１名ＩＩＩ図 シリコン善後 ｊ１１！ｇ悟子間シソフン島子婦成 子ヤネルストップ チャネルストップの広がり シリコン暮板 子ヤキルストップ テ＋１ルストツアの広ぴリ シリコフＩＬ軛 １１１豹％子闇シリコン！ＩＰ！了１艶υｌ− コフ１報 第 図 ＭＯ５Ｉ−ランジスタの子セネ／ＬＪ 第 図 ｒ−ｔｏｓトランジスタの子ヤ卆り長
例を説明するための部分工程断面図 第２図および第３
図は本発明にかかる微細ＭＯ８電界効果トランジスタの
ソース・ドレイン領域の形成方法の実施例を説明するた
めの部分工程断面図 第４図は従来の浅く広がりの少な
い不純物領域の形成方法を説明するための部分工程断面
図 第５図はＭＯ８電界効果トランジスタの狭チャネル
効果を説明するための特性図 第６図はＭＯ８電界効果
トランジスタの短チヤネル効果を説明するための特性図
であム １０１．２０１，３０１・・・シリコン基板 １０７．
２０７．３０７・・・過剰格子間シリコン原子領域１１
０・・・チャネルストップ トップの広がり、 ２１０・・・ソース・ドレイン領域
の広がり。 代理人の氏名 弁理士 粟野重孝 はか１名ＩＩＩ図 シリコン善後 ｊ１１！ｇ悟子間シソフン島子婦成 子ヤネルストップ チャネルストップの広がり シリコン暮板 子ヤキルストップ テ＋１ルストツアの広ぴリ シリコフＩＬ軛 １１１豹％子闇シリコン！ＩＰ！了１艶υｌ− コフ１報 第 図 ＭＯ５Ｉ−ランジスタの子セネ／ＬＪ 第 図 ｒ−ｔｏｓトランジスタの子ヤ卆り長
Claims (4)
- （１）一方の導電型の半導体基板表面上に酸化性雰囲気
中で酸化膜を成長させる工程と、前記工程に連続して前
記半導体基板を非酸化性雰囲気中で高温熱処理する工程
と、前記工程後に前記半導体基板にｐ型またはｎ型の不
純物をイオン注入する工程と、前記半導体基板を熱処理
する工程を有することを特徴とした半導体装置の製造方
法。 - （２）請求項１において、イオン注入される不純物濃度
が１×１０＾２＾０ｃｍ＾−＾３以上のｐ型またはｎ型
のソース・ドレイン形成を特徴とした半導体装置の製造
方法。 - （３）請求項１において、酸化雰囲気中で酸化膜を成長
させる工程が、半導体基板上にゲート電極を選択的に形
成し、前記ゲート電極を保護酸化する工程となることを
特徴とした半導体装置の製造方法。 - （４）一方の導電型の半導体基板上にゲート電極を選択
的に形成する工程と、前記半導体基板とゲート電極を酸
化する工程と、それに連続する窒化処理を行なう工程と
、前記工程直後に非酸化雰囲気中で高温熱処理する工程
と、前記工程後にｐ型またはｎ型の不純物をイオン注入
する工程と、前記半導体基板を熱処理する工程を有する
ことを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147808A JPH0442919A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147808A JPH0442919A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442919A true JPH0442919A (ja) | 1992-02-13 |
Family
ID=15438684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147808A Pending JPH0442919A (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442919A (ja) |
-
1990
- 1990-06-06 JP JP2147808A patent/JPH0442919A/ja active Pending
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