JPH0443398A

JPH0443398A - 効果音付加装置

Info

Publication number: JPH0443398A
Application number: JP2149809A
Authority: JP
Inventors: Hiroshi Miura; 三浦　寛
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-06-11
Filing date: 1990-06-11
Publication date: 1992-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタル・シグナル・プロセッサ（以下、
ＤＳ・プロセッサと略す）を用いて電子楽器等から生成
される楽音に、所望の効果音を付加する効果音付加装置
に関する。

（従来の技術）従来から、電子楽器等の出力に残響音等の効果音を付加
する効果音付加装置がある。

そのような効果音付加装置は、種々の独立した効果音に
対応する複数のプログラムを設けており、したがって効
果音を複数のうちから選択付加するには、規模が大きく
なる欠点があったが、近年のＤＳ・プロセッサの開発に
より複数の効果音をプログラムによって合成、制御する
ことによっＣ小規模な効果音付加装置の構成が可能にな
ってきている。

（発明が解決しようとする課題）しかしながら、そのようなりＳ・プロセッサは、上記、
効果音付加装置において楽音信号のディジタル的な演算
処理をするのみでなく、各種の演算処理や、外部機器の
制御、マイクロコンピュータとの通信なども可能である
。しかし、−船釣には上記、効果音付加装置は効果音を
付加した楽音演奏中、言換えると楽音信号の演算処理中
には、処理の大きな他の演算や制御等の別処理を同時に
行なうことはない。

その理由はＤＳ・プロセッサが、通常１サンプリング周
期によって１サイクルの命令の実行を繰返しているため
、その間に他の大きな処理量の命令を実行すると、命令
のサイクルがサンプリング周期を越えてしまい、効果的
に発音しなかったり。

ノイズが発生したりするからである。その場合、通常、
−時的に消音して上記楽音信号の演算処理を中止した後
、上記の別処理を実行後、再度上記。

楽音信号の演算処理を実行している。しかしながら、発
音中に一時的に消音するのは極めて不自然である。

本発明は、上記に鑑み、自然な発音状態を維持しながら
、他の別処理を実行してもノイズ等を発生しない、効果
音付加装置の提供を目的とする。

（課題を解決するための手段）本発明は上記の目的を、効果音付加装置において、楽音
信号の演算処理結果を複数記憶する出力レジスタを有し
、効果音付加装置が他の機器のための処理を行なう場合
は、判別用のデータを上記出力レジスタに記憶させ、そ
の記憶した判別用データの前後のデータから、上記、他
の処理をすることによって欠落する付加音形成のデータ
を補間形成する構成を備えて達成する。

（作　用）上記１本発明によれば、楽音発生中に他の大きな処理量
のプログラムを実行しても、ノイズ等が発生しない効果
音付加装置が実現される。

（実施例）以下、本発明を図面を用いて説明する。

第１図は本発明の一実施例の構成を示すブロック図で、
１は楽音信号発生回路、２はＡ／Ｄ変換器、３は効果音
選択回路、４はサンプリングクロック発生回路、５はＤ
Ｓ・プロセッサ、６は制御プログラムメモリ、７はデー
タメモリ、８はＤ／Ａ変換器、９．ｌＯはＬＰＦ（ロー
パスフィルタ）である。

楽音信号発生回路１は電子楽器等で鍵盤情報などに対応
する楽音信号を発生する回路であり、その出力はＡ／Ｄ
変換器２において、サンプリングクロック発生回路４か
ら供給されるサンプリングクロックによってサンプリン
グされてディジタル変換され、シリアルにＤＳ・プロセ
ッサ５に出力される。効果音選択回路３は楽音信号に付
加する所望の効果音を選択するための回路で、効果音を
指定するための効果音指定スイッチ回路と、効果音、及
び遅延時間に関するパラメータ、および演算係数に関す
るパラメータのデータを形成するデータ形成回路から構
成され、その形成したデータはＤＳ・プロセッサ５に供
給される。

サンプリングクロック発生回路４はＡ／Ｄ変換器２、Ｄ
Ｓ・プロセッサ５、及びＤ／Ａ変換器８に供給され、そ
れぞれの同期をとっている。

ＤＳ・プロセッサ５にディジタル楽音信号を演算処理し
て出力する。Ａ／Ｄ変換器２から入力されるディジタル
楽音信号を、効果音選択回路３から入力されるデータに
基づき、制御プログラムメモリ６から出力される制御プ
ログラムにしたがって、データメモリ７に対して書き込
み、読み出しを行なったり、演算をしたりして所望の効
果音を付加したディジタル楽音信号を形成し、Ｄ／Ａ変
換器８に出力する。また、ＤＳ・プロセッサ５はサンプ
リングクロック発生回路４により発生した１サンプリン
グ周期で、制御プログラムメモリ６から出力される１サ
イクルのプログラムを実行している。

制御プログラムメモリ６は効果音選択回路３により選択
される効果音を形成するために複数の制御プログラムを
記憶しており、効果音選択回路３により選択されて、効
果音に対応する制御プログラムを出力する。データメモ
リ７はＤＳ・フロセッサ５によって制御されており、上
記制御プログラムによってデータの書き込み、読み出し
が行なわれる。Ｄ／Ａ変換器８はＤＳ・プロセッサ５か
ら入力されるディジタル楽音信号をサンプリングクロッ
ク発生回路４により発生するサンプリングクロックの１
／２のタイミングで、ＲｃｈとＬ　ｃ　ｈのチャネルに
振分け、アナログ信号に変換してＬＰＦ９，１０に出力
し、それぞれ所定の高域周波数がカセットされて出力さ
れる。また、ＤＳ・プロセッサ５は外部機器を制御する
ための外部機器制御信号の入出力ボートを備えている。

第２図は第１図の動作を説明するフローチャートである
。サンプリングクロック発生回路４のクロックパルスの
立下がりを検出し、制御プログラムをスタートさせる（
ステップ１（以下、Ｓｌのように略記する）。１サイク
ル終了後は次のクロックパルスの立下がりまで待機する
。

前サイクルの効果音付加後のＲｃｈとＬｃｔｈの楽音デ
ータを出力レジスタから読み出し、Ｄ／Ａ変換器８に出
力する（Ｓ　２）、また、Ａ／Ｄ変換器２がらのディジ
タル楽音信号を入力レジスタ（図示せず）、またはデー
タメモリ７に書き込ませる（Ｓ３）。

効果音選択回路３により選択された効果音に対応する遅
延データ、及び演算係数データを前のサイクル時に比べ
て、変化の有無を判断しくＳ４）、変化があった場合は
効果音をモードチェンジルーチンに分岐しくＳ５）、変
化がない時はメインルーチンとして、楽音信号の演算処
理を行なうか、外部機器の制御を行なうかを判断する（
５６）、メインルーチンとして処理する場合、効果音選
択回路３で選択した効果音を、入力レジスタに印加され
たディジタル楽音信号に所定の演算をして付加処理をし
くＳ　７）、外部機器ルーチンの場合は外部機器制御の
ための制御信号を生成する（Ｓ８）。なお、外部機器は
表示用ＬＥＤ、あるいはマイコン等であってもよい。

Ｓ７でメインルーチンにより演算されるべきデータが、
外部機器演算のために演算できなかった場合、その演算
できなかった前後のサイクルの出力データを基に、補間
演算によってデータを形成する（Ｓ９）。８７．Ｓ９に
より演算形成したデータは出力レジスタに記憶させ（Ｓ
　１０）、ここでプログラムの１サイクルが終り、Ｓｌ
にリターンする（Ｓｌｌ）。

第３図は第２図８９の補間演算を行なうためのデータが
記憶されている、出力レジスタ（Ｓ１０）のサイクルご
とのデータ状態を示すものである。

図（ａ）において、アドレス１１０は、現在演算によっ
て出力された値で、アドレス１１１は前回、同じくアド
レス１１２は前々回の値である。また、アドレス１１１
の値を効果音付加後の楽音信号として。

Ｄ／Ａ変換器に出力している。

まず、第１サイクルで、アドレス１１０に演算した値３
３３３を記憶させ、アドレス１１１の前回演算した値２
２２２を出力する。第２サイクルでは、それぞれのアド
レスに記憶されている値が移動してアドレス１１０には
演算した新しい値４４４４を記憶し、前回の値３３３３
を出力する。第３のサイクルも同様に出力される。

図（ｂ）は補間ルーチン（Ｓ９）中の出力レジスタ（ｓ
ｉｏ）の状態を示し、他のルーチン（Ｓ８）に分岐した
場合はメインルーチン（Ｓ７）での演算結果が得られな
いので、出力レジスタのアドレス１１０には判別用デー
タ８０００を記憶する。また、アドレス１１１には前回
の、アドレス１１２には前々回の演算値が、それぞれ記
憶されており、アドレス１１１の演算値を出力している
。第２サイクルでは同様にアドレス１１０に演算値を記
憶しアドレス１１１の値を出力する。しかし、アドレス
１１１には判別用データとして５ｏｏｏが記憶されてい
るので、そのまま出力せずにアドレス１１２と１１０の
値により補間を行ない補間値３３３３を出力し、補間値
はそのままアドレス１１１に記憶される。

図（Ｃ）は１図（ｂ）を判りやすく書き直したものであ
り、第２サイクルの状態を示している。Ｂは前々回の演
算値、つまりアドレス１１２の値であり、Ｂ′は現在の
演算値、すなわちアドレス１１０の値を表わしている。

アドレス１１１が判別データ８０００であったので、Ｂ
−Ｂ′間で補間を行ないＡの値を得る。それと同時に出
力レジスタのアドレス１１１に記憶されるとともにＤ／
Ａ変換器８に出力される。

以上、詳細に説明したように２点間の補間を行なうこと
により、他のルーチンＳ８を実行した場合でも、Ｓ７の
メインルーチンで演算できなかった値を近似して求める
ことができる。しかし１通常、楽音信号は曲線的な変化
が多く、上記２点間の補間では十分とは言えないが、そ
の場合は５１０の出力レジスタを、たとえば３個を５個
にすることで、よりきれいな近似を行なうことが可能で
ある。

なお、上述の本発明は演算処理後の信号が発音されるの
は１サンプリングパルス分遅れることになるが、これは
実用上問題にならない。たとえばサンプリングクロック
が２０ｋＨｚであるとすると。

１サンプリング時間は５０μｓｅｃであり、人の聴覚が
遅れを感することができるのは２ないし３ｍ　ｓｅｃで
あって１問題ではないからである。

（発明の効果）以上詳細に説明して明らかなように本発明は。

楽音信号の演算処理結果を複数記憶できる出力レジスタ
を有し、他の演算処理を行なうときには判別用データを
上記出力レジスタに記憶させておき上記出力レジスタに
記憶された判別用データの前後のデータから補間演算を
行なわせるようにしたもので、付加音出力中に他の演算
処理を行なって、処理が欠落しても、ノイズ等が発生し
ない楽音効果音付加装置であり、用いて益するところが
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２回は第１図の動作を示すフローチャート、第３図は本
発明要部のレジスタの補間動作を説明する図である。１　・・・楽音信号発生回路、　２・・・Ａ／Ｄ変換器
、　３・・・効果音選択回路、　４　・・・サンプリン
グクロック発生回路、　５・・・ディジタル・シグナル
・プロセッサ（ＤＳ・プロセッサ）、　６・・・制御プ
ログラムメモリ、　７　・・・データメモリ。特許出願人　松下電器産業株式会社代　理　人　　　星　　野　　恒　　司　　゛。、ｐ第２図

Claims

【特許請求の範囲】

電子楽器等の楽音をディジタル出力する楽音出力手段と
、その出力に効果音を付加する効果音付加手段と、複数
の効果音のうち一つを選択する効果音選択手段とを備え
、上記、効果音付加手段は選択される効果音に対応する
複数の制御プログラムを有する制御プログラムメモリと
、複数のデータメモリと、上記、制御プログラムに従っ
て上記データメモリに書き込み、読み出し、アドレス指
定のためのデータメモリ制御信号を出力するとともに、
上記、制御プログラムに基づいて演算を行なう演算手段
とにより構成したディジタル・シグナル・プロセッサを
有することを特徴とする効果音付加装置。